发信人: bobby (]早起的虫子[), 信区: ECE
标 题: x-hdl比较
发信站: 哈工大紫丁香 (2002年03月23日16:17:18 星期六), 站内信件
水母上的，参考一下吧
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发信人: Tsan (Phil), 信区: Circuit
请用过该语言（任一）的大侠谈谈。
发信人: songtc (沉默的歌手), 信区: Circuit
VHDL是由美国DoD推出的电路描述语言.源自Ada语言
Verilog是一些厂商公布的电路描述语言,源子C语言.
在中国,VHDL的应用更多一些,而且由于美国军方支持
VHDL语言,Verilog似乎有些江河日下的感觉,但由于
Verilog的推出时间要比VHDL早,很多厂家的工艺库都
是用Verilog的描述的,虽然现在也有Verilog到VHDL
转换的程序,毕竟没有直接用Verilog的效率高,所以
这两种语言哪一个更有前途,还很难说.
【 在 Tsan (Phil) 的大作中提到: 】
: 请用过该语言（任一）的大侠谈谈。
发信人: angel (khan), 信区: Circuit
vhdl支持高层次的描述 ,功能更强
也因为这样较难使用,由于verilog
也成为标准了,所以在\具体到某一芯片设计
时比vhdl应用要广泛的多,对于大家
学习当然学vhdl比较好,最终用的时候还是
推荐用verilog语言.
【 在 songtc (沉默的歌手) 的大作中提到: 】
: VHDL是由美国DoD推出的电路描述语言.源自Ada语言
: Verilog是一些厂商公布的电路描述语言,源子C语言.
: 在中国,VHDL的应用更多一些,而且由于美国军方支持
: VHDL语言,Verilog似乎有些江河日下的感觉,但由于
: Verilog的推出时间要比VHDL早,很多厂家的工艺库都
: 是用Verilog的描述的,虽然现在也有Verilog到VHDL
: 转换的程序,毕竟没有直接用Verilog的效率高,所以
: 这两种语言哪一个更有前途,还很难说.
:
:
: 【 在 Tsan (Phil) 的大作中提到: 】
发信人: lys (茅十八), 信区: Circuit
【 在 angel (khan) 的大作中提到: 】
: vhdl支持高层次的描述 ,功能更强
VHDL和Verilog对比就象C和汇编对比。
VHDL的语法描述更规范，高级语言特性较多。适合于大型的硬件逻辑设计。
Verilog则更接近硬件，语法更灵活，适合于激励，仿真，硬件模型。
VHDL具有很多高级语言的特性：数据类型定义，常量定义，函数和过程定义。
以上这些定义都可集中写在一个PACKAGE中（类似C的.H文件），在每个子模块
中只需加一句话引用该PACKAGE即可。从总体设计上这些特性使得模块化设计
和TOP-DOWN设计可以比较方便的进行。从局部设计上，可以很方便的写出可读
性很强的状态机的结构。VHDL是正向逻辑设计的必然趋势，这方面Verilog肯定
是比不过的。现在已经有专门的VHDL的开发环境，如SUMMIT的Visual VHDL。
你可以画状态机，流程图，原理图，由SUMMIT自动生成VHDL。
Verilog语法比VHDL更灵活。从语法核心上Verilog完全是一种事件触发的模式。
它的描述能力实际是超过了硬件能实现的范围。比如Verilog语法可以很容易的
描述一个多时钟的触发器。Verilog非常适合写激励和建器件模型，这些工作
很难用VHDL来完成。目前所有半导体厂家的器件库都是用Verilog来描述的。
SIGN OFF的平台也是基于Verilog的。VHDL的新标准里一直试图加入一些这方面
的特性，但是很不成功。
目前EDA设计以综合为界，综合前的设计用VHDL，综合出的网表就是Verilog的了，
布局布线，时延提取，带时延仿真，测试设计都是基于Verilog。和Verilog相关
的步骤虽多，但现在的设计方法是在VHDL设计阶段做较多约束，从综合开始就是
机器自己去RUN了。
发信人: living (山水), 信区: Circuit
【 在 lys (茅十八) 的大作中提到: 】
: 【 在 angel (khan) 的大作中提到: 】
:
: VHDL和Verilog对比就象C和汇编对比。
据说VHDL和Verilog比更象PALCLE和C
而且,前者多被工业界使用,而后者主要用于高校
发信人: query (query), 信区: Circuit
【 在 living (山水) 的大作中提到: 】
: 据说VHDL和Verilog比更象PALCLE和C
VHDL象Pascal，Verilog象C
: 而且,前者多被工业界使用,而后者主要用于高校
Verilog多用于工业界，特别是北美；
VHDL在欧洲的工业界和高校占强，而美国也不少，它是
美国国防部的指定文档语言。
发信人: angel (khan), 信区: Circuit
在美国的大致比例是6:4开
verolog 6
VHDL4
毕竟verilog是民间发展起来的
应当更有生命力
【 在 query (query) 的大作中提到: 】
: 【 在 living (山水) 的大作中提到: 】
:
: VHDL象Pascal，Verilog象C
:
:
: Verilog多用于工业界，特别是北美；
:
: VHDL在欧洲的工业界和高校占强，而美国也不少，它是
: 美国国防部的指定文档语言。
发信人: lys (茅十八), 信区: Circuit
【 在 angel (khan) 的大作中提到: 】
: 在美国的大致比例是6:4开
: verolog 6
: VHDL4
: 毕竟verilog是民间发展起来的
: 应当更有生命力
从设计规范性角度，VHDL会比Verilog更有生命力。
设计输入的趋势已经向VHDL转。从VHDL的开发工具的发展就
可见一般。
另外，国外测试和设计人员的比例差不多为1：1到1：2。而
测试和后端的工作是不可能用VHDL的。6：4中加上这个因素，
结论就是完全不同的了。
发信人: cjr (Verilog), 信区: Circuit
【 在 lys (茅十八) 的大作中提到: 】
: 【 在 angel (khan) 的大作中提到: 】
: 从设计规范性角度，VHDL会比Verilog更有生命力。
: 设计输入的趋势已经向VHDL转。从VHDL的开发工具的发展就
: 可见一般。
: 另外，国外测试和设计人员的比例差不多为1：1到1：2。而
: 测试和后端的工作是不可能用VHDL的。6：4中加上这个因素，
: 结论就是完全不同的了。
美国 Verilog HDL 已超过 7 成. 就使用而言, verilog 要比 VHDL 方便, 简洁,
仿真速度也快. 由于历史原因, 国内先了解的是 VHDL , 而现在 Verilog 已成
为标准, 如果要与国际接轨, 还是要选用 Verilog.
发信人: Tsan (Phil), 信区: Circuit
除了语言本身的功能和技术原因外，我认为还有很多因素：
１ 工具的开发与支持；
２ 设计方法学的演变；
３ 设计人员所处的环境（如你的项目组，公司乃至地区），
为了相互沟通，接轨，自觉不自觉的；
。 来自IC Vendor的因素，如库的支持，Sign off要求；
５ 历史原因，etc.
�
:【 在 cjr (Verilog) 的大作中提到: 】
: 标 题: Re: Verilog or VHDL?
: 发信站: BBS 水木清华站 (Tue Dec 8 20:31:39 1998)
:
: 【 在 lys (茅十八) 的大作中提到: 】
: : 【 在 angel (khan) 的大作中提到: 】
: : 从设计规范性角度，VHDL会比Verilog更有生命力。
: : 设计输入的趋势已经向VHDL转。从VHDL的开发工具的发展就
: : 可见一般。
: : 另外，国外测试和设计人员的比例差不多为1：1到1：2。而
: : 测试和后端的工作是不可能用VHDL的。6：4中加上这个因素，
: : 结论就是完全不同的了。
:
: 美国 Verilog HDL 已超过 7 成. 就使用而言, verilog 要比 VHDL 方便, 简洁,
: 仿真速度也快. 由于历史原因, 国内先了解的是 VHDL , 而现在 Verilog 已成
: 为标准, 如果要与国际接轨, 还是要选用 Verilog.
发信人: loopoo (河马), 信区: Circuit
【 在 Tsan (Phil) 的大作中提到: 】
: 除了语言本身的功能和技术原因外，我认为还有很多因素：
: １ 工具的开发与支持；
: ２ 设计方法学的演变；
: ３ 设计人员所处的环境（如你的项目组，公司乃至地区），
: 为了相互沟通，接轨，自觉不自觉的；
: 。 来自IC Vendor的因素，如库的支持，Sign off要求；
: ５ 历史原因，etc.
偶听说VHDL是标准耶。 �
发信人: amao (摩诘), 信区: Circuit
【 在 loopoo (河马) 的大作中提到: 】
: 【 在 Tsan (Phil) 的大作中提到: 】
: 偶听说VHDL是标准耶。 �
VHDL的实现依赖于厂家的库,许多用VHDL描述的非常漂亮的模块在
映射到门级时丑陋无比----也就是说即使是使用象Synopsys这样牛
的软件时,如果不注意避免语法正确但实现困难的描述时,你所得到
的只是莫名的苦恼与无奈.
当然,使用Verilog也同样存在描述的方式方法问题.
但是,一般来说,Verilog比VHDL更朴素,更接近实际电路,而且从应用的
角度来看,几乎100%的ASIC厂商均支持准确的Verilog库
而全面支持VHDL库的大概只有20%多一些----也许是因为VHDL更牛的缘故吧, :)
而且说到ASIC设计,其仿真更是几乎90%要依赖Verilog XL来描述
所以,Verilog是事实上的工业标准.
发信人: Tsan (Phil), 信区: Circuit
【 在 amao (摩诘) 的大作中提到: 】
: VHDL的实现依赖于厂家的库,许多用VHDL描述的非常漂亮的模块在
: 映射到门级时丑陋无比----也就是说即使是使用象Synopsys这样牛
^^^^^^^^颇有同感。�
�
: 的软件时,如果不注意避免语法正确但实现困难的描述时,你所得到
: 的只是莫名的苦恼与无奈.
: 当然,使用Verilog也同样存在描述的方式方法问题.
: 但是,一般来说,Verilog比VHDL更朴素,更接近实际电路,而且从应用的
: 角度来看,几乎100%的ASIC厂商均支持准确的Verilog库
: 而全面支持VHDL库的大概只有20%多一些----也许是因为VHDL更牛的缘故吧, :)
: 而且说到ASIC设计,其仿真更是几乎90%要依赖Verilog XL来描述
: 所以,Verilog是事实上的工业标准.
^^^^^^^^^^^^^^^^举双手同意！
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