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标  题: DSP的接口方案(10)
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标  题: DSP的接口方案（10）
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实现一个串行接口
转换器产品的串行接口对于设计者已经变得日益流行，因为它们提
供引脚数减少的优势，意味着更小和更便宜的器件，更进一步对于
大部分今天的应用，标准DSP和转换器之间的串行接口提供足够的带
宽来满足最高至500kS/s或更高的高分辨率取样（约16位）。DSP的
SPORT部分必须处理数据的发送和接收，并且特别分为通常带有分离
的串行传送时钟（SCLK）的两个独立部分。发送部分（TX）通常提供
它的输出作为有待DAC转换的数字数据而接收部分（RX）则与从ADC中
转换而来的串行数据有关。在许多独立的应用中，ADC和DAC可能被用
于系统设计，但是在音频和语音处理应用中，硬件编解码器（编码器/
解码器-分别代表ADC和DAC）被用来提供输入/输出通道。在这些情况
下，通常需要全双工操作，在同时ADC和DAC都各自需要RX和TX部分的
服务。

DSP的SPORT口以一个连续的串行时钟（SCLK）来工作，其时钟可能由
DSP作为输出而生成或作为来自转换器的输入而接受。假定SCLK为持续
激活，则必须有一个不同的机制来标示出一个数据传送序列的开始。
这通过一个帧同步脉冲（FS）来完成，FS在待传送的数据的第一个比特
之前的一段指定的间隔发生。典型的FS是可编程的，因为它的特性可以
被选择来适合转换器的接口需求。这些特性包括：脉冲宽度和极性，相
对于第一数据比特的位置以及FS是DSP内部产生还是从转换器来的输入
。数据传送的惯例是TX数据锁存在SCLK的上升沿而RX数据锁存在SCLK的
下降沿。

当DSP作为主方（当它决定取样瞬间或数据传送的时刻）工作时，它通过
设置合适的FS来初始化数据传送。在TX的情况下，当一个字由DSP固件传
送到TX缓冲区时，产生一个TX FS。然后数据比特配合着SCLK进行传送。
每次串行传送的比特数同样是DSP的 SPORT口的可编程特性。在RX的情况
下，来自RX寄存器的一个读请求将产生一个FS来通知转换器开始传送它
们ADC寄存器内容。

当转换器为主方时，DSP的SPORT口能够被编程为响应由转换器产生的FS
脉冲。在这种情况下能够通知DSP的TX部分发送一个新的DAC取样或接收
新的ADC取样。同样可以是一个混合的安装，RX部分响应转换器产生的FS
而TX部分产生FS来发送数据到转换器DAC部分。

在并行接口的情况下，周期取样只能通过使用来自定时器的硬件输出或
作为转换器开始触发器的间隔计数器来紧密控制。定时器输出将周期性
地触发转换器来初始化转换。当转换结束后，转换器能够以多方法来警
告DSP，其中包括，产生一个转化结束地符号（EOC），可用来作为对DSP
的一个硬件中断。DSP通过初始化一个串行传送去读来自转换器的串行数
据而作出反应。在第二个情况下，在转换的结束处，转换器能够产生一个
FS脉冲通知DSP数据正在被传送到它的RX部分。在这种情况下，DSP被配置
为从方而转换器为主方。

ADC使用的另一个方法使用SCLK作为连续逼近的取样时钟。比特试验的结果
在每个连续SCLK周期输出。转换产生12比特，作为16比特串行帧的低12
比特传送。如果转换器使用二进制补码格式，所接收到的结果需要被左对
齐以使转换结果的高位对齐DSP数据总线的高位。下图给出了相同的器件
被接口到一个SPI兼容的串行口的细节。最后一幅图给出了ADC接口到DSP
和ADC使用SPI进行接口时的ADC接口定时。注意它依靠于DSP的SPORT口的
灵活性来提供一个帧同步信号应用在CS\引脚，该引脚对整个传送进行分
帧并转化其极性。

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※ 来源:·饮水思源站 bbs.sjtu.edu.cn·[FROM: 202.120.8.158]

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