Communication 版 (精华区)

发信人: tangxun (Tristan), 信区: Communication
标  题: PAL,GAL,PLA,CPLD,FPGA区别
发信站: BBS 哈工大紫丁香站 (Tue Dec 13 16:22:40 2005)


具体区分什么是PAL,GAL,PLA,CPLD,FPGA,英文原文，大家慢慢看


PAL

PALs are Programmable Array Logic devices. The internal architecture consists 
of programmable AND terms feeding fixed OR terms. All inputs to the array can 
be ANDed together, but specific AND terms are dedicated to specific OR terms. 
PALs have a very popular architecture and are probably the most widely used ty
pe of user programmable device. If a device contains macrocells, it will usual
ly have a PAL architecture. Typical macrocells may be programmed as inputs, ou
tputs, or input/output (I/O) using a tristate enable. They normally have outpu
t registers which may or may not be used in conjunction with the associated I/
O pin. Other macrocells have more than one register,
various type of feedback into the arrays, and occasionally feedback between ma
crocells. These devices are mainly used to replace multiple TTL logic function
s commonly referred to as glue logic.

GAL

GALs are Generic Array Logic devices. They are designed to emulate many common

PALs thought the use of macrocells. If a user has a design that is implemented
 using several common PALs, he may configure several of the same GALs to emula
te each of the other devices. This will reduce the number of different devices
 in stock and increase the quantity purchased. Usually, a large quantity of th
e same device should lower the individual device cost. Also these devices are 
electrically erasable, which makes them very useful for design engineers.

PLA

PLAs are Programmable Logic Arrays. These devices contain both programmable
AND and OR terms which allow any AND term to feed any OR term. PLAs probably
have the greatest flexibility of the other devices with regard to logic functi
onality. They typically have feedback from the OR array back into the AND arra
y which may be used to implement asynchronous state machines. Most state machi
nes, however, are implemented as synchronous machines. With this in mind, manu
facturers created a type of PLA called a Sequencer which has registered feedba
ck from the output of the OR array into the AND array.

CPLD

Complex PLDs are what the name implies, Complex Programmable Logic Devices.
They are considered very large PALs that have some characteristics of PLAs. Th
e
basic architecture is very much like a PAL with the capability to increase the
 amount of AND terms for any fixed OR term. This is accomplished by either ste
aling adjacent AND terms or using AND terms from an expander array. This allow
s for most any design to be implemented within these devices.

FPGA

FPGAs are Field Programmable Gate Arrays. Simply put, they are electrically pr
ogrammable gate array ICs that contain multiple levels of logic. FPGAs feature
 high gate densities, high performance, a large number of user-definable input
s and outputs, a flexible interconnect scheme, and a gate-array-like design en
vironment. They are not constrained to the typical AND-OR array. Instead, they
 contain an interior matrix of configurable logic clocks (CLBs) and a surround
ing ring of I/O blocks (IOBs). Each CLB contains programmable combinatorial lo
gic and storage registers. The combinatorial logic section of the block is cap
able of implementing any Boolean function of its input variables. Each IOC can
 be programmed independently to be an input, and output
with tri-state control or a bi-directional pin. It also contains flip-flops th
at can be used to buffer inputs and outputs. The interconnection resources are
 a network of lines that run horizontally and vertically in the rows and colum
ns between the CLBs. Programmable switches connect the inputs and outputs of I
OBs and CLBs to nearby lines. Long lines run the entire length or breadth of t
he device, bypassing interchanges to provide distribution of critical signals 
with minimum delay or skew. Designers using FPGAs can define logic functions o
f a circuit and revise these functions as necessary.
Thus FPGAs can be designed and verified in a few days, as opposed to several w
eeks for custom gate arrays.
--
每天最好有些不一样，否则会记不住的

※ 修改:·skale 于 Dec 14 14:24:21 修改本文·[FROM: 202.118.230.57]
※ 来源:·哈工大紫丁香 http://bbs.hit.edu.cn·[FROM: 202.118.230.57]