Electronics 版 (精华区)

发信人: freespeaker (自由言论者), 信区: Electronics
标  题: 走向未来的EDA技术
发信站: 哈工大紫丁香 (Sat Apr 24 11:09:55 2004), 站内信件


走向未来的EDA技术
    随着片上系统时代的来临，有三大障碍困扰着芯片设计者。第一个是设计时缺少统

一的语言同时对硬件器件和软件部分进行描述。第二，随着单一芯片上逻辑门数量超过

百万门，设计验证工作很快变得比设计任务本身还要艰巨。最后，不仅门数量，芯片频

率也在迅速攀升，为了满足信号定时方面的要求设计往往要多次反复。
    就象电子设计自动化（EDA）界的通常情况一样，一些启动资金不多、人数不多但有

新思想的新公司，正在努力攻克这些问题。
未来的语言--SUPERLOG
    片上系统由硬件电路和运行其上的软件构成。此类器件可能包括一个运行MODEM软件

的嵌入式处理器内核。通常，芯片的功能先被确定（明确地写在纸上），然后硬件部分

分配给电路设计人员，软件部分则交给程序员，在稍后的时候才会将二者结合起来。
    芯片电路部分由逻辑门和晶体管构成，一般用硬件设计语言--Verilog或VHDL进行描

述，而软件部分经常用编程语言C或C++描述。由于使用不同的语言进行描述，因此无法

很好协调IC芯片和软件的描述、模拟和调试。
    业界的很多人相信，应该有一种新的设计语言以更好地统一硬件和软件的整个设计

过程，从开始设计功能参数的提出直至最终的验证。加利福尼亚San Jose的Co-Design 

Automation公司开发的就是这样一种新语言。
    在成立这样一个雄心勃勃的企业之前，创始人之一，公司的首席执行官Simon Davi

dmann和Peter Flake就认为不应利用扩展现有语言（如C、C++、Java和Verilog）的方法

来满足片上系统设计要求。
    Davidmann主张，一个理想的设计语言必须满足以下三个要求。首先必须使设计过程

一体化；其次要有效率；而且必须从现存的方法学中深化出来。现存的方案都不能满足

要求。所以Davidmann和Flake着手开发新的协同设计语言，Superlog。
    很自然的开始点就是结合Verilog和C的一些特点，因为从算法的角度，Verilog的很

大部分是建立在C语言上的。然后他们又吸收了VHDL和Java的部分概念。Superlog对硬件

部分的描述大部分得益于Verilog和VHDL语言，如时序电路、组合电路和多值逻辑的描述

。另一方面，以继承了C和Java语言的动态处理以及其它软件结构。很多目前通常只能利

用语言在纸上进行描述的功能，如接口、协议和状态机，新的语言都可描述。为保证对

过去硬件描述文件和编程语言的兼容，Superlog可以直接导入和使用Verilog和C语言写

的模块。
    当然很重要的是新语言不应受专利权的限制，也就是说应是开放的。公司正同相关

的标准组织合作以促成这一点。
    不容忽视的是需要有基于新语言的一套设计工具。最近Co-Design公司确定了一些公

司，包括Magma Design Automation、Sente和Viewlogic，合作开发基于Superlog的开发

工具。Co-Design公司将开发设计流程的前端产品。
竞争者?
    并不是所有人都 认为需要一个新语言。SystemC语言就是保留了C/C++的优点，并扩

展了硬件处理能力的另一个可选择软硬件设计协调语言。象Synopsys、Coware\Lucent 

Technologies和德州仪器公司联合在OpenSystemC联盟的旗下，致力于推广他们的新一代

设计平台。为以最快速度推广SystemC，这一联盟在他们的站点上推出了一个概念化平台

供免费下载。其出发点之一就是要使这一平台成为事实上的标准。
    开发SystemC的基本原理是很简单的。需要有一个标准语言，以便半导体供应商、I

P供应商和系统设计公司可以交换系统级IP和可执行部件的技术说明，EDA界可以开发互

操作性的工具。
    SystemC的支持者认为可能的标准必须基于C++，因为可以在不偏离语言标准的情况

下增加所需要的处理能力。大多数软件开发人员使用C++，很多系统开发人员也已经用C

++语言来进行系统行为级的描述。但直到现在还不能直接利用C++进行硬件描述。
    为解决这一问题，SystemC的开发者定义了新的C++类库和模拟内核，从而使C++具有

硬件描述的能力。这些新的类实现了新的功能，如位矢量（0和1的串）和其它功能，提

供了有符号和无符号数类、信号类以其它硬件模型所需要的类及概念。
    当然还有很多不完善的地方，如还不能从SystemC描述进行门级网络表综合。但根据

Synopsys总经理Kunkel的说法，随着用户对这一语言的接受，综合工具的出现只是早晚

的事。
    到底是SystemC还是Superlog胜出还无法知道。但最不希望出现的情况是Verilog和

VHDL那样的结果--两者不分胜负，EDA供应商则必须重复地同时支持两种语言。
设计验证的梦魇
    如果说当今复杂芯片设计困难，验证则更为困难。有很多工具，每种都有各自的优

点和缺点。仿真是将设计转换到可编程门阵列（FPGA）。假设是，如果设计在FPGA上工

作良好，那么在最终的芯片上也会很好工作。FPGA仿真平台也允许设计者试运行ASIC上

的软件。
    但这一方法的最大缺点是慢。典型的仿真系统运行速度为几兆赫兹。每秒百万周期

的速度，设计者无法利用此类仿真系统中验证或理解在视频产生或高带宽通信中的某些

现象。必须进行大量的操作才能保证功能是正确的。
    仿真系统如此慢的原因是因为设计是利用许多块FPGA和电路板进行配置布线的。Sy

nplicity公司提出了一个可以加快仿真速度的方案，就是利用运行在100NHz具有百万门

的尽量少的FPGA。一百万门的FPGA典型情况下可以对应于20万门的ASIC芯片。在一块板

上以3X3的阵列放置9块这样的芯片，可以允许设计者仿真180万门的ASIC芯片。相应的布

线延迟大大减小，因为任意芯片间的中继最多只有两个。
    Synplicity公司称作Certify的产品目标并不是要同可重配置仿真系统竞争，后者应

用在内部设计过程中进行设计调试是非常有效的，因为可重配置仿真几乎就是欲设计系

统的样机，运行速度几乎与实际情况差不太多。
    Certify主要处理三种基本的操作。第一是设计分割或将寄存器级（RTL）ASIC代码

分配一不同的FPGA中去。Certify完成综合过程，将RTL代码转换为与最终ASIC门性能相

似的ASIC门。然后是时间分析。
    除仿真以外，还有两种设计验证的补充方法，即模拟和模型校验（形式证明）。模

拟将系统测试向量输入设计的软件模型，看结果是否正确。其思想是很直接的，但当设

计变得越来越复杂时，事情就不那么顺利了，因为测试向量数目飞速增长。因此最近ED

A公司纷纷转向模型校验方式来检查设计的正确性。
    模型校验的关键问题在于使用很困难。模型校验不是针对普通的工程师应用。应用

模型非常困难，因为它进行属性检查。但设计者不熟悉甚至不了解属性是什么，他们熟

悉的是模拟和静态时间之类的概念。
    作为补救措施，InnoLogic公司开发了一种符号模拟工具，结合了模拟校验和形式校

验。该工具类似Verilog模拟器，但它不只是在逻辑式中考虑1和0的逻辑值变化，而是考

虑符号的演算或同时考虑符号加二进值。此方法改善了验证过程的功能覆盖范围，同时

也加快了设计验证的速度。
    更形象化地说，比如，为完全验证一个四位加法器需要256个向量，从而也就需要2

56个周期。利用符号校验，只需要一个周期就可以了。
    就象形式校验一样，可以完全进行符号模拟的复杂电路是有限的。例如，两者在处

理乘法器时都有困难。Napper解释说，模型检查引擎不停地循环却给不出结果。但Inno

Logic公司的工具可以将一些输入转换成二进制值，从而减少32位和16位乘法器的校验工

作量。此工具可以处理多达16个操作数。
    InnoLogic公司的符号模拟工具有两个版本。ESP-XV校验用Verilog描述的设计。EX

P-CV则针对客户设计及存储器模块。
时钟管理与定时问题
    虽然0.25um线宽以下半导体芯片的设计开发面临诸多挑战，其实最大的障碍还是来

自物理设计过程，在芯片上实际放置逻辑门并进行互连布线时之所以会发生问题有几个

原因：第一，互连线的电容、电阻和电感不能象老技术所做的那样忽略掉。由于距离更

近，必须控制连线间的串扰。为了达到所要求的定时性能，必须在设计综合和布局之间

反复几次，这还得是在该设计可以实现的情况下。
    由Monterey Design Systems公司倡导的解决方案被称为全局设计技术（global de

sign technology）。这一专利的计算方法可以同时考察、分析和优化物理设计的所有方

面。利用这一技术的第一款新产品叫做Dolphin，是去年4月推出的。Dolphin同时利用分

析结果，对每一个门和触发器进行布局和布线，而且可以保持满足所有特殊的限制条件

。（大多数布局和布线工具顺序分析每一种类型的限制条件）。针对每一次布局动作，

它都进行定时和逻辑优化。
    同步问题是Magma Desigh Automation公司出品的Blast Fusion物理设计系统的首先

考虑。其设计方法称为FixedTiming，不需要在综合和物理设计之间来回重复就可保证定

时误差控制在一定限度内。其基本做法就是首先固定同步参数，然后再调整单元大小以

保证定时要求。多样化的单元大小也使该工具可以提供负载驱动能力。
利用WEB技术的EDA工具
成熟的EDA公司在不断进行如何在其产品线中利用Internet技术研究的时候，小型的、更

为灵活的公司以及新成立的公司却已经开始提供基于Internet的创新产品和服务了，他

们主要集中在设计管理领域。位于马萨诸塞州Marlboro的虚拟公司Synchronicity公司是

先行者之一。其它一些公司正在加入这一行列，以寻求利用Internet掌握先机。
    加利福尼亚的CCAES.COM公司提供基于互联网的设计自动化工程工具，很多内容是从

供应商网站抽取出的关于芯片、芯片组以及电路板的有用信息。
    问题的关键是使用这些器件的设计者需要快速得到有关的信息，并在自己的设计、

布线、制造中尽快用上。简单来讲，工程师通常要花费几个星期获取所需数据。然后出

现了PDF文件格式。但为了创建制作印制板所需的原理图符号及器件外形图，PDF文件中

的信息必须重新输入，当产品的研发时间很紧张时这就显得太费时间了，而且还增加了

成本。
    CCAES.COM的产品基于EDA标准组织SI2所制定的电子器件交换（ECIX）格式，并且利

用了扩展标记语言（XML）。公司的新产品包括QuickData服务器，专门针对电子器件信

息的参数搜索引擎，以及Quickdata Miner，可以将PDF文件中包含的数据表转换为可用

的格式。
    Genedax公司的目标则是利用Internet增强设计人员创建和管理大型复杂设计的能力

、推动设计重新利用以及增进对IP资源的利用。公司计划今年第一季度推出五款基于此

理念的新产品，该产品将基于微软的操作系统和浏览器。
    同时，公司还支持一个合作性站点www.fatchip.com，以向人们展示这一技术的魅力

。网站包括基于AltaVista技术的搜索引擎，可以搜索所有与设计自动化公司网站。同时

公司还提供一个免费的Internet定位服务器，可以让设计人员利用微软公司的Netmeeti

ng软件共享桌面计算机资源和屏幕，同时还有一个电子白板可供人们提出问题及得到解

答。
    万维网在电子设计方面的其它应用启动得要比设计和信息管理慢一些。但同样位于

奥尔良的Transim公司则已向基于Internet的设计工具方面迈进了一大步。其新产品Web

sim是一个万维网浏览器和该公司的Simplise软件之间的接口。使用Simplise时，Websi

m允许设计者通过Internet进行设计模拟。所以与仅利用网络寻找数据表格相比，设计者

可以看到实际波型。
    Transim正同供应商合作建立器件，以后设计者就可以登陆供应商网站，选择所需的

电源，输入参数，然后就可在线进行模拟了。用户除了浏览器外什么也不需要。模拟过

程实际是由Transim公司的6台Sun服务器完成的。
    公司已经同National Semiconductor公司合作为National公司的客房提供这一服务

。每一次应用的费用为10美元。
（钟灿涛 ）

2000　电子产品世界编辑部　版权所有
Making and Update by 流星一派* 2000/2/3

--

※ 来源:．哈工大紫丁香 bbs.hit.edu.cn [FROM: 219.217.250.2]