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发信人: bottle (孤烟), 信区: Electronics
标  题: DSP的低耗电对策
发信站: 紫 丁 香 (Sun Dec 19 13:24:22 1999), 转信

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发信人: cinderella (闲云出岫), 信区: SingleChip
标 题: DSP的低耗电对策
发信站: 武汉白云黄鹤站 (Sun Nov 14 19:00:30 1999), 站内信件
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【数字信号处理器】
DSP的低耗电对策
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---- 如果便携式电话中的电池不充电且能较长时间得连续工作，既有助于缩小电池
体积、减轻重量，也是提高产品附加值的重要因素。
---- 适应这些需求而开发的DSP（数字信号处理器）C5000系列，以及采用该DSP内
核的cDSP产品，其销量已超过1亿块，并为世界近半数的便携式电话所采用。DSP芯
片的基本特征包括：850万只晶体管、0.25μm CMOS 4层金属、总容量为8KW的DRAM、
总容量为56kW的SRAM、总容量为16kW的ROM、片装外部电路——串口（X3）、JTAG、
6通道DMA控制器、8位并行接口、16位定时器、可编程PLL、封装144针塑封TQFP、
平均消耗电源0.45mA/MHz、待机电源10μA以下、最大工作频率100MHz。应用DSP能
使便携式电话所用的各种信号处理得以最佳化。
---- CPU内核的结构
---- C5000体系内置采用17×17位乘法器与40位加法器组成的乘加运算器（MAC），
乘加运算可在1个周期内执行。另有一个单独的40位算术运算单元（ALU）执行乘法
以外的算术运算及逻辑运算，精度为40位，几乎所有的指令均可在1个周期内执行。
---- 此外它还具有改进的混合体系结构与多总线结构。具有独立的1组程序总线、
2组数据总线、1组数据写入总线共4组总线。它还能在同时进行比较、选择、存储
的功能单元中与ALU一起使用，能高速处理通道解码及均衡补偿等各种维塔比蝶形
运算。由于各种运算电路的并行处理、多总线的利用，加之专用指令，就能高效
执行便携电话的应用，其结果，由降低电源电压而使低功耗成为可能。
---- 时钟的低功耗
---- 时钟在DSP这样的LSI中，由于速度最高（可达100MHz），转换频率高，负荷
容量大，对功耗影响极大。因此，C5000在硬件软件两方面设置了抑制转换频率的
功能。
---- 首先在软件中，用IDLE1指令可以停止CPU的时钟，只让外部电路工作。IDLE2
指令停止CPU及外部电路的工作，但PLL仍在运行，故DSP能快速再启动。IDLE3指令
能使包括PLL在内的所有时钟停止，DSP则完全停止，只有流过晶体管及PN结二极管
的漏电源等。在延长便携电话待机时的电池连续使用时间上，这种方式极为重要。
---- 在硬件方面，为了减少时钟驱动的栅电容，采用了低于1伏也能工作的3只Nmos
晶体管的移位寄存器电路。此外，为了降低转换频率，通过采用停止非工作电路块
时钟的选通时钟运转、主时钟启动之后生成一个从时钟的选通、从时钟逻辑（GSL）
等，大大降低了功耗。
---- 但是，即使采用这些技术，因时钟连线及门电路产生的电容不小，驱动时钟的
驱动器晶体管数必然增多，缓存器的贯通电流不能忽视，故利用时标调整电路来解
决必须在一方晶体管断电后另一方才通电的问题。
---- DSP有片上PLL，备有31种信道选择。利用这么多的信道选择，不仅系统时钟的
选择自由度极宽，而且若系统级使用更低速的时钟，让DSP工作在100MHz，就能减少
系统级的功耗。
---- SRAM的高速化与低耗电
---- 为了高速而又低耗电，DSP采用了使用6只晶体管的全CMOS SRAM。因SRAM的数
据保持部分采用门锁结构，故一供电便能保持数据，待机时电流仅为所用晶体管及
半导体PN结的漏电流，功耗极低。
---- 为降低功耗，字线放置为整体字线和局部字线，采用以16位为一组的分段设计。
这样一来，读写时就只能存取需要的16位，与过去不分段相比，能减少不必要的功耗。

---- 另外，读出放大器读出I/O位时位图的电位差在150mV左右，故检测出这一电平
差的出现便关闭字线，就能抑制不需要位线的电荷损失。通过这些设计方法，既保
持了工作速度，又能比过去不分段的SRAM节省约35%的电耗。
---- ROM的高速化与低耗电
---- 与SRAM相比，ROM单元的面积更小，对耗电及成本而言更为有利。因此在便携
式电话中，普遍采用ROM版的DSP。
---- 在LSI制造过程中形成的ROM有晶体管扩散层形成型和VIA设计型之分。前者是
制造工艺前期的晶体管形成过程中通过晶体管的有无来对应1、0代码，而后者则是
利用制造工艺后期VIA接点（即LSI的上层金属与其下层金属的连接）的有无来对应
1、0代码的方式。晶体管形成型从掩模制备到形成ROM产品的制造周期大为增长，
在其ROM单元的面积较后者小20%左右，故在工作速度、功耗及成本方面具有优势，
而VIA设计型的工作量极少，制造周期可缩短到大约1/5，但因单元面积大，而在
工作速度、耗电及成本方面不利。两者各有长短，不可得兼。
---- 为了解决这个问题，近年新开发的DSP采用了新型体系结构的VIA型ROM。新的
VIA2设计（连接第2层金属与第3层金属的接点）较之晶体管形成型ROM，其单元面
积大抵相当，工作速度却提高了5%～10%，从而在保证性能的条件下可实现低电压
化，耗电按VDD的2次方变化，其效果更高。
---- 尤其独道的是，ROM的字线在激活时作为通常的字线，按位线放电晶体管工作，
而在非激活时，则作为与位线分离的器件。特别是在工作时，通过相邻位线单元寄
生电容的电荷移动，取得高速放电的效果，并通过大量的字线晶体管及到GND的多
条复杂的放电路径，获得了空前的高速工作和对制造上不一致性的很好解决。
---- 此外，采用位线的选择预充电法，仅16条位线之一进行预充电，并通过定时
生成电路，防止了在位线转移接近完成时激活读出放大器。通过这些对策，较之过
去的ROM，节省了约50%的电能。
---- I/O缓存器的低耗电
---- DSP的外面是系统主板，较之LSI上的电容大数十～数百倍。为了降低驱动这么
大电容的频率，设置大容量片上内存是有效的。但是，即使降低了外部存取频度，
外部存取仍需要。为了降低此时的电能，采用了称之为电荷再循环缓存器的输出
缓存器，通过再利用DSP外度一度加载的电荷，把驱动DSP内部晶体管的电耗降到
1/3以下。
---- 另一方面，较入缓存器采用了低电压下工作的低耗电型施密特触发器输入电路，
减少了贯通电源。此外，为消除输入缓存器在缓存状态的贯通电流，采用了接通电
阻极高的总线保持器，这样通过软件就能进行控制。由于DSP内置有可在I/O=3V、
DSP内核1V下工作的高速低耗电型电平移动电路，只要工作频率在允许范围之内，
就能实现低电压化的设计。通过降低内核部分的电源，故能大大减少DSP的耗电。
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