Electronics 版 (精华区)

发信人: whynot (精诚所至，金石为开), 信区: Electronics
标  题: DSP的接口方案（1）
发信站: 哈工大紫丁香 (Sat Sep 18 19:40:55 1999), 转信

微型计算机和转换器向着花更低的费用，需要更少的能源，以及
更小的封装而提供更高的性能和更快的速度的方向发展。

自从数字计算时代到来的时候起，工程师们和科学家们一直希望对
代表诸如温度，压力和张力等现象的真实世界中的模拟信号进行数
字化处理。

这总是可能的，但首先必须将模拟的表示转换为相应的数字化表示
。最早的模数（ADC）和数模（DAC）转换器，同以它们为接口的计
算机一样，是庞大，消耗大量能源的模块。现在，微型计算机和转
换器向着花更低的费用，需要更少的能源，以及更小的封装而提供
更高的性能和更快的速度的方向发展。微型计算机和转换器不断增
长的速度使带宽不断增加的信号的数字化处理，比如数字收音机，
成为现实；而不断增加的转换器的性能则使诸如工业控制之类需要
更高精确度的应用成为现实。

随着数字信号处理（DSP）在从高容量的消费者到高精度军事系统的
范围的应用中变得更加普遍。电子设备设计师们必须获得DSP软件和
硬件开发领域的新技能。在某个水平上，DSP硬件设计主要是数字化
的。然而，在许多应用中，必须存在不可避免的，有时是不值得羡
慕的有关一个模拟接口（或模拟前端-AFE）的设计任务，并且使它
在符合高速数字活动出现的标准下工作。

图的注解：通过在模拟和DSP设计之间进行接口，瑞典的KonfTel技术
AB和位于爱尔兰Limerick的Analog Device BV共同开发了会议电话，
可降低长距离电话通话时的回声影响，允许双方同时讲话。Analog 
Device组的成员们包括：设计工程师Michael Hennassy；设计经理 
Paschal Minogue；产品市场经理 John Reidy；作者和全体人员应用
工程师 Jim Ryan 。

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标  题: DSP的接口方案（2）
发信站: 哈工大紫丁香 (Sat Sep 18 19:42:02 1999), 转信

DSP们的接口转换器
所有当今的DSP引擎-定点和浮点的-在特性上总有一个串行接口或并行
内存接口（除非它是为一个不需要外部硬件支持的嵌入式应用而设计
的器件）。并行数据总线在宽度上同DSP的内部字宽相等，对于大部分
定点处理器来说的典型值是16位。然而在一些DSP系列中，数据总线宽
度是24位，其中额外的分辨率用于音频处理应用中。

对于浮点处理器而言，数据总线宽度将是32位或更多。串行接口提供全
双工同步操作，输入和输出数据通过以比特为单位的串行方式进行处理。
每次传送的最大比特数典型上等于处理器的内部数据总线宽度，但通常
是可编程改变的以适应同大量不同的外围设备进行接口。转换器通常可
以被认为是DSP处理器的“内存映射”外围设备，代表转换值的数据可
以被读出或写入。

匆匆一瞥的话，这看上去可能是一个简单的任务-决定于在转换器和DSP
之间使用的接口类型。转换器接口对于DSP引擎同样有两个基本接口类型
可用-串行和并行。实际上所有的DSP都提供串行接口。许多瞄准嵌入式
应用的器件可能只提供串行接口，因为通过清除昂贵的外部数据和地址
总线的引脚能够降低器件的成本。然而，当你选择这种接口类型时，关
于基本主题的变化在两类中都激增，但特别是存在无数开放的和专用的
标准的串行接口的情况。

并行接口
转换器最初被认为带有接口，使它们能够在早期计算机的内存映射中进
行配置的。因此，转换器以处理器内存映射表中的单个或系列地址形式
出现，使转换的数据通过在一个时钟周期内读（从一个ADC）或写（向
一个DAC）来传送。

传送过程非常快并可被认为是一个简单内存访问周期。高速DSP工作于
高至100MIPS的指令速率并且许多DSP拥有非常短的内存访问周期时间。
为了同一个转换器成功地接口，通常需要对DSP进行编程为转换器在访
问周期时间内插入等待状态。在许多DSP中，这个特性是可编程的且可
以为外部内存映射的不同范围单独编程。

另外一个技术是使用一个内存应答信号，用来当数据已准备好读或写时
通知处理器。一些DSP为转换器和其他诸如UART等非内存外围设备提供
一个独立的外部映射（或I/O空间）。

设想一下，比如，一个14比特的DAC与一个定点DSP（见以下的附带报告
，“实现一个并行接口”）的数据总线相连。在这个情况下，使用了I/O
地址空间。并且它拥有一个相对较大的地址空间，需要（或不需要）解码
来选择转换器。这个例子突出了并行接口的一些缺点，因为在DSP和转换
器都需要许多引脚来支持这个接口。转换器需要转换的每个数据比特的
引脚，以及片选（CS\），读（RD\）或写（WR\）的引脚。由并行接口带
来的更多的引脚数问题最终往往导致管芯和封装的费用比使用串行接口
的版本更多。

看积极的方面，并行接口更快且有高的转换速率（大于1M取样/秒）。
当串行带宽太慢无法支持所需的数据率时，并行接口就成为必需的。

从编程的角度看，并行接口更容易管理，因为仅涉及对内存或I/O空间
地址定位的简单的读或写操作。甚至当使用象C语言一样的高级语言时
，可以在内存空间内（或在I/O空间内使用特殊的结构）定义变量，允
许轻易地访问转换器。（见以下的附带报告，“实现一个并行接口”
，可见使用带并行接口的转换器的进一步细节）。

串行接口
串行接口最远可追溯至第一个微控制器，当时制造商试图减少引脚的
数目，典型的做法是用3线的接口将外围设备接至微控制器。这个方法
是有效的，特别是如果串行传送速率远高于转换器或外围设备所要求
的数据带宽时。与并行传送时，将整个转换数据在一个时钟周期中传送
出去的情况不同，数据是以串行比特方式传送出去的，可能是转换数据
的最高位（MSB）或最低位（LSB）首先被传送，依次类推，在每个串行
时钟周期传送，直到N比特的转换的N比特全部被传送出去。

这个原则被扩展到DSP的串行接口的情况下，此时所支持的串行传送速
率可在几十兆赫兹的范围内。

串行接口的一个主要优点是引脚数的减少。毫不惊讶的是制造商已提交
了许多不同的串行协议；其中的一些已经成为工业标准而其他仍旧实际
上为专用-但所有协议都努力减少引脚数目。串行协议中的一些已经得
到工业范围的承认，包括有Motorola（Austin，TX）的串行外围设备接口
（SPI）和队列SPI（QSPI），Philips（Sunnyvale，CA）的内部IC总线
（I2C）和内部IC声音总线（I2S）。

串行接口的转换器的例子包括为音频或话音频带信号处理应用所架构的
器件，尽管转换器分辨率通常只有16位，但串行接口能够处理这些所需
的信号带宽。

在并行接口上的引脚数目的减少是可观的。大部分定点处理器允许通
过它们的串行口发送或接收长度为4到16位字长的字。因此为了方便起
见，许多分辨率高于8位的转换器在转换器和DSP之间以16位字长进行
数据和状态的传送。许多DSP的串行口（SPORT）们被设计为全双工工作
，它们与典型的微机串行口的不同之处在于它们使用帧同步脉冲-通常
是一个独立的引脚（或者是用于异步全双工传送的两个引脚）-来指出
数据帧的开始。典型的微机串行口使用SCLK作为串行数据的指示器；所
以，仅当数据有效时SCLK才有效。DSP串行口以一个连续的SCLK运作，
FS（Frame Sync）脉冲指示有效数据的开始。

由一个帧同步脉冲初始或分帧的串行传送是DSP的SPORT对转换器进行接
口最常用的串行格式。由于DSP上SPORT口所提供的强大的灵活性，可以
将转换器设置为主方或从方。转换器能够产生帧同步来初始化传送（转
换器是主方），或者这可以由DSP来完成（转换器是从方）。

让转换器或AFE提供取样定时是方便的，因为它将提供对DSP很重要的周
期取样率。然而，一些处理器不具备与“主模式”转换器连接的能力；
所以，有必要让处理器通过产生硬件中断的实时时钟来提供取样定时。
（见附带报告，“实现一个串行接口”，44页。）

信号处理理论要求输入或输出信号的取样率必须至少是信号中所感兴
趣部分最高频率的两倍以符合Nyquist准则。

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标  题: DSP的接口方案（3）
发信站: 哈工大紫丁香 (Sat Sep 18 19:43:01 1999), 转信

取样和转换
值得注意的是在任何DSP系统中取样的过程并不同时意味着转换。信号
处理理论要求输入或输出信号的取样率必须至少是信号中所感兴趣部分
最高频率的两倍以合Nyquist准则。在大部分转换器中，取样是一个瞬
间过程，涉及一个在取样瞬间获得所需信号的电平的模拟取样电路。

在ADC中，这个被取样后的模拟信号被送至转换器并数字化。数字化的
表示要在取样瞬间后的有限的一段时间（t CONV）之后才能得到。在DAC
中，意味着在取样瞬间之前，新的转换数据就必须在DAC的内部寄存器中

。
转换器类型的选择将决定在混合信号系统中如何安排采样。许多基于
sigma-delta技术（高度过采样）的现代转换器是自我定时并且决定它
们自己的采样或更新速率。

采样率是更新率的许多倍因为在这种转换器中使用的高过采样比（OSR）
。这些器件典型地作为“主模式器件”工作，这样，它们将以一条硬件
中断线或其他当它们准备好之后，将简单传送结果的手段，要求服务来
提请处理器接受结果。


如果使用一个传统的，非sigma-delta的转换器，你必须决定取样和转
换是由一个周期硬件定时器还是由一个在处理器中的触发一个软件中断
的周期硬件定时器来决定。尽管大部分现代DSP以10至100M赫兹的指令
速度运行，但会存在某个特定的等待时间，与服务一个由定时器超时条
件产生的中断相关联（由于许多处理器以可编程时钟作它们的一个外围
设备为特色）。


在可能发生其他更高级别中断的实时系统中，在超时事件和执行与之相
对应的中断服务例行程序（ISR）之间可能有可观的时延。如果这正是所
关心的，可能使用一个外部定时器来产生周期取样脉冲更合适。这至少保
证了转换在正确的时间瞬间发生，而不管软件等待时间是否会导致在读
或写转换数据时的延迟。在低取样率的情况（音频频带和以下）下，通过
使用一个在ISR中初始化的取样触发器得到一些不确定或抖动是可以接受的。


在许多应用中，对于给定的现代DSP引擎可用的处理能力，设计可能涉及
到多个转换器接口而不是一个简单的转换器。你的任务是在不增加大量
用来支持的附着逻辑电路的前提下包含进额外的转换器。
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标  题: DSP的接口方案（4）
发信站: 哈工大紫丁香 (Sat Sep 18 19:44:00 1999), 转信

中断服务例行程序
中断服务例行程序（ISR）通常被使用在信号处理应用中来处理输入/输
出取样活动。模拟信号的取样和转换数据的读写将从ISR控制或将产生
一个ISR。

对于使用并行接口的转换器，读或写过程可能简单的是一个外部内存
访问周期。而串行接口转换器的情况下，ISR能够初始化串行传送，或
ISR可能是串行传送结束的结果。系统软件的结构将决定发生在ISR中的
处理的数量。

在一套单独的中断发生的情况下，只要在下一个取样瞬间到来之前完成
，就可以在ISR中作所有的处理。所以，DSP的主要优点在于信号处理算
法的实现而非监督码的实现，尽管ISR例行程序用去大部分处理时间，
在另一个情况下，处理是从主要代码体内部执行并且新的结果的到达通
过一个软件标记或旗语来发信号通知。

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标  题: DSP的接口方案（5）
发信站: 哈工大紫丁香 (Sat Sep 18 19:45:14 1999), 转信

多转换器的接口
在许多应用中，对于给定的现代DSP引擎可用的处理能力，设计可能涉及
到多个转换器接口而不是一个简单的转换器。你的任务是在不增加大量
用来支持的附着逻辑电路的前提下包含进额外的转换器。

这对移动的，嵌入式系统中特别有影响因为额外的逻辑电路支持增加功率
消耗，电路板尺寸和成本花费。

使用并行接口的转换器能够将它们的数据总线引脚连接到DSP的数据总线
，从地址解码逻辑中要求一根额外的选线。典型的，转换开始脉冲能够
被连接到所有转换器的CONVST\引脚。许多现代DSP在内存单元之间提供
直接内存访问（DMA）通道。假定转换器被解码至内存空间，则可能使用
当完成时产生一个中断的DMA方式，不经过计算机干涉来读/写它们。

如果转换器使用串行接口，则有两个选择：硬件复用或软件控制的级连。
大部分DSP提供一个或两个SPORT口。其中的一个可能需要同主机或监督
处理器进行接口；对每个转换器连接指定一个独立的SPORT接口，如果不
是不切实际的，也是不可能的。提供一个将一系列的串行器件连接到DSP
的一个SPORT口的方法是解决的办法。不同的转换器制造商以不同的方式
来达到这一目的。你的选择不外乎一个时分复用方案（TDM），其中每个
器件在一个特定的时间片中对SPORT有效；或一个软件控制的级连方案，
所有器件以菊花链的形式连接在一起且数据的传送是通过跟随一个锁存
信号或串行协议来沿着链移动数据而完成的。


随着更多的设计正在使用DSP进行开发，一个常见的需求是ADC或DAC的
接口，或者可能就是同时使用两者的混合产品，用来连续信号的模拟域
和处理器中的离散化的表示之间的转换
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标  题: DSP的接口方案（6）
发信站: 哈工大紫丁香 (Sat Sep 18 19:46:07 1999), 转信

性能考虑
对于特定的转换器，接口过程的某些方面会对模拟性能产生影响。在
梯形DAC中，当新的转换数据被装入DAC寄存器后会有微小的杂波产生，
在其他的ADC中，额定的性能可能不能到达如果在转换过程中试图数据
回读（不论串行或并行）。梯形DAC作为二进制加权元素来配置，贡献
通常的模拟输出的电流或电压。每个二进制加权元素由一个数字DAC寄
存器中的位来控制，寄存数据的MSB相对应最重要的电流或电压加权。

然而，随着DAC寄存器的改变，DAC输出将直接反应任何DAC寄存数据中的
任何杂波。许多DAC提供双缓存的寄存器结构，DSP将写与数据总线相连
的第一个寄存器。当写周期结束后，这个寄存器中的内容可以独立地传
送给DAC寄存器。利用这种方式，位于写过程中的数据总线杂波不会导致
DAC中的模拟输出杂波。

一些ADC，比如基于转换器的连续逼近寄存器，在转换过程中易受噪声
的影响。所以，重要的是，结果的回读仅当转换过程已经结束但在下
一个取样瞬间到来之前才发生。

随着更多的设计正在使用DSP进行开发，其中既有基于软件的-使用通用
DSP引擎或RISC处理器，也有基于硬件的-使用专门的DSP硬件引擎；一个
常见的需求是ADC或DAC的接口，或者可能就是同时使用两者的混合产品
，用来连续信号的模拟域和处理器中的离散化的表示之间的转换。

ADC和DAC接口风格是匹配的以满足那些DSP引擎的需要。两个主要的接口
风格提供在特定设计条件下截然不同的优点。并行器件提供更高速度的
传送和易于接口的内存映射系统；而串行器件更小的尺寸，更少的引脚
，和潜在的更低的成本和功耗。

回顾一下两种预期中的处理器和转换器的接口规范说明书来确定能够
达到的正确接口对你是很重要的。纠正在调试阶段发现的问题所要的
代价是昂贵的，因为损失了时间和额外的元件成本。
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标  题: DSP的接口方案（7）
发信站: 哈工大紫丁香 (Sat Sep 18 19:47:09 1999), 转信

全双工扬声器（会议）电话
一个将模拟部分和DSP成功接口的完美的例子是刊登在本月封面上
的会议电话，由瑞典的KonfTel技术AB（www.konftel.com）开发。
该电话特别使用了AD73422，一个集成了AD73322（一个双语音频带
模拟前端）和ADSP-2185L（高性能DSP）的DSP转换器。双模拟前端
拥有通过串行接口和DSP进行接口的两个16位ADC和两个16位DAC。
DSP固件实现由KonfTel技术AB开发的专用声学的和混合回声抵消算法。
现代电话传送的主要缺陷之一是由公用电话交换网（PSTN）中信号的
回声引起的，原因是在某些特定的点-比较典型的是在混合边缘，2线
向4线（或相反）转换的部位处的发生信号反射。由于网络中固有的
延迟，特别当连接是一个可能使用卫星连接的长距离干线呼叫时，回
声变得明显。
电话网络使用回声抑制器和回声抵消器来减少电话通话中的回声效果。
使用回声抑制器，这可以通过有效地创建一个单功连接-某一时刻只能
有一方讲话-来到达。网络使用信号功率的测量方法来找出哪一方在讲
话并且衰减回程通道的信号来减少任何回声。然而，通常的通话使用
全双工模式，这样双方就可以同时讲话。

单功模式对于普通的人对人通话可能是可容忍的，但考虑一群人在一
个会议或聚会上使用一个简单电话开会的情形。在这种情况下，手持
机被麦克风和扬声器代替。电话必须能够在室内摘机通话或也能够在
扬声器中回放通话。这个应用中的另外一个缺陷是在房间内有声学回
声。为了完成这个，网络使用回声抵消器和自适应数字滤波器技术来
去除不同通道间饿回声效果。这个回声导致通过室内的声学反射从扬
声器到麦克风的反馈。

现代会议电话使用一种被称作自适应滤波器的技术，该技术让系统学
习回声路径的特性并且调整它自己的相应来同时去除线路回声和声学
回声。一旦调整适应好，会议电视将支持全双工操作，允许通话双方
同时讲话。

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标  题: DSP的接口方案（8）
发信站: 哈工大紫丁香 (Sat Sep 18 19:48:11 1999), 转信

实现一个并行接口
设计使用并行接口的转换器有两个需要与DSP接口的分部；数据引脚和
控制块。如果转换器的分辨率等于DSP的数据分辩率（它的数据总线宽
度），则在每个数据总线上相应比特位置上的一个简单连接就足够了
。如果转换器的分辨率低于DSP数据总线宽度的分辨率，那么转换器的
编码方案（二进制，二进制补码，等）将决定总线怎样连接。

上图给出一个从一个12位ADC和14位DAC 到一个DSP的接口实例，并带
有一个外围设备地址空间或与它的外部内存空间相独立的I/O端口。
两个转换器都使用二进制补码编码，且数据总线连接必须是左对齐的
。这导致ADC的数据总线（12比特位）以DB11（最高位MSB）连接D15，
直到DB0连接D4的状况连接在DSP数据总线。对于DAC而言，DB13连接在
D15，直到DB0连接D2。

转换器的标准控制引脚的功能为访问读或写的器件。DSP的特点是将
读（RD\）或写（WR\）引脚分开，这样就可以将其分别连接转换器上
相对应的引脚。如果转换器的特性有一套可编程的寄存器，那么将会
有一条或更多选择（或地址）线必须被连到DSP地址总线或某种解码
逻辑电路，决定于有些什么外围设备共享I/O端口空间。

定时器提供一个能够被用来通过ADC的CONVST\引脚或DAC的LDAC\引
脚初始化转换的直接的硬件中断输出信号。在ADC的情况下，一旦取
样和转换完成-将紧跟着定时器中断，和开始转换-一个转换结束标
志（EOC）可能被标出。EOC\将发生在CONVST\之后的一段时间（t CONV
）后。EOC\可以被用作对DSP的一个中断来一个新的取样值已经准备
好从ADC被读走了。

对于DAC的情况有少许不同由于取样间隔定时器中断代表新的数字转
换数据将被转换为它的模拟表示。对于DSP而言在LDAC\被激活之前将新
的数据装入DAC的输入寄存器是必须的。

当将转换器接口到高速的处理器时，可能需要在读或写访问周期内插
入等待状态。DSP是设计成能与高速RAM内存一起工作，能够在每个指
令周期中进行多重内存访问。然而，转换器只需能处理它们的特定的
转换吞吐率，对于写入数据需插入等待状态来提供额外安装时间，或
对于读出数据允许更长的读访问时间。

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标  题: DSP的接口方案（9）
发信站: 哈工大紫丁香 (Sat Sep 18 19:49:21 1999), 转信

DSP使用多种形式
DSP的传统形象是从主要的供应商如Analog Devices，Lucent，
Motorola，Texas Instrument，和其他来的典型的不上货架的供应。
然而，许多其他处理器类型提供嵌入式（非可编程的）DSP功能以及那
些类似RISC引擎的，提供能够实现DSP算法的很高的指令率。

术语DSP引擎在此作为普通感觉来使用，且包括其他高速处理器，比如
先进的微控制器和微处理器，以及基于RISC的处理器。所有这些处理
器所共有的是为外围设备或外部内存连接而扩展的连接能力。这些外
围设备使用两中截然不同的形式-完全的并行数据接口，在每个读或
写周期允许一个字（等于数据总线宽度）的信息的传送；和串行接口
，信息是以比特为单位的连续样式来传送的。
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标  题: DSP的接口方案（10）
发信站: 哈工大紫丁香 (Sat Sep 18 19:50:21 1999), 转信

实现一个串行接口
转换器产品的串行接口对于设计者已经变得日益流行，因为它们提
供引脚数减少的优势，意味着更小和更便宜的器件，更进一步对于
大部分今天的应用，标准DSP和转换器之间的串行接口提供足够的带
宽来满足最高至500kS/s或更高的高分辨率取样（约16位）。DSP的
SPORT部分必须处理数据的发送和接收，并且特别分为通常带有分离
的串行传送时钟（SCLK）的两个独立部分。发送部分（TX）通常提供
它的输出作为有待DAC转换的数字数据而接收部分（RX）则与从ADC中
转换而来的串行数据有关。在许多独立的应用中，ADC和DAC可能被用
于系统设计，但是在音频和语音处理应用中，硬件编解码器（编码器/
解码器-分别代表ADC和DAC）被用来提供输入/输出通道。在这些情况
下，通常需要全双工操作，在同时ADC和DAC都各自需要RX和TX部分的
服务。

DSP的SPORT口以一个连续的串行时钟（SCLK）来工作，其时钟可能由
DSP作为输出而生成或作为来自转换器的输入而接受。假定SCLK为持续
激活，则必须有一个不同的机制来标示出一个数据传送序列的开始。
这通过一个帧同步脉冲（FS）来完成，FS在待传送的数据的第一个比特
之前的一段指定的间隔发生。典型的FS是可编程的，因为它的特性可以
被选择来适合转换器的接口需求。这些特性包括：脉冲宽度和极性，相
对于第一数据比特的位置以及FS是DSP内部产生还是从转换器来的输入
。数据传送的惯例是TX数据锁存在SCLK的上升沿而RX数据锁存在SCLK的
下降沿。

当DSP作为主方（当它决定取样瞬间或数据传送的时刻）工作时，它通过
设置合适的FS来初始化数据传送。在TX的情况下，当一个字由DSP固件传
送到TX缓冲区时，产生一个TX FS。然后数据比特配合着SCLK进行传送。
每次串行传送的比特数同样是DSP的 SPORT口的可编程特性。在RX的情况
下，来自RX寄存器的一个读请求将产生一个FS来通知转换器开始传送它
们ADC寄存器内容。

当转换器为主方时，DSP的SPORT口能够被编程为响应由转换器产生的FS
脉冲。在这种情况下能够通知DSP的TX部分发送一个新的DAC取样或接收
新的ADC取样。同样可以是一个混合的安装，RX部分响应转换器产生的FS
而TX部分产生FS来发送数据到转换器DAC部分。

在并行接口的情况下，周期取样只能通过使用来自定时器的硬件输出或
作为转换器开始触发器的间隔计数器来紧密控制。定时器输出将周期性
地触发转换器来初始化转换。当转换结束后，转换器能够以多方法来警
告DSP，其中包括，产生一个转化结束地符号（EOC），可用来作为对DSP
的一个硬件中断。DSP通过初始化一个串行传送去读来自转换器的串行数
据而作出反应。在第二个情况下，在转换的结束处，转换器能够产生一个
FS脉冲通知DSP数据正在被传送到它的RX部分。在这种情况下，DSP被配置
为从方而转换器为主方。

ADC使用的另一个方法使用SCLK作为连续逼近的取样时钟。比特试验的结果
在每个连续SCLK周期输出。转换产生12比特，作为16比特串行帧的低12
比特传送。如果转换器使用二进制补码格式，所接收到的结果需要被左对
齐以使转换结果的高位对齐DSP数据总线的高位。下图给出了相同的器件
被接口到一个SPI兼容的串行口的细节。最后一幅图给出了ADC接口到DSP
和ADC使用SPI进行接口时的ADC接口定时。注意它依靠于DSP的SPORT口的
灵活性来提供一个帧同步信号应用在CS\引脚，该引脚对整个传送进行分
帧并转化其极性。

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       禁行受，不上网，汝今能持否？

※ 来源:·饮水思源站 bbs.sjtu.edu.cn·[FROM: 202.120.8.158]

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: whynot.bbs@bbs.sjtu.]