Electronics 版 (精华区)

发信人: whynot (精诚所至，金石为开), 信区: Electronics
标  题: DSP的接口方案（3）
发信站: 哈工大紫丁香 (Sat Sep 18 19:43:01 1999), 转信

取样和转换
值得注意的是在任何DSP系统中取样的过程并不同时意味着转换。信号
处理理论要求输入或输出信号的取样率必须至少是信号中所感兴趣部分
最高频率的两倍以合Nyquist准则。在大部分转换器中，取样是一个瞬
间过程，涉及一个在取样瞬间获得所需信号的电平的模拟取样电路。

在ADC中，这个被取样后的模拟信号被送至转换器并数字化。数字化的
表示要在取样瞬间后的有限的一段时间（t CONV）之后才能得到。在DAC
中，意味着在取样瞬间之前，新的转换数据就必须在DAC的内部寄存器中

。
转换器类型的选择将决定在混合信号系统中如何安排采样。许多基于
sigma-delta技术（高度过采样）的现代转换器是自我定时并且决定它
们自己的采样或更新速率。

采样率是更新率的许多倍因为在这种转换器中使用的高过采样比（OSR）
。这些器件典型地作为“主模式器件”工作，这样，它们将以一条硬件
中断线或其他当它们准备好之后，将简单传送结果的手段，要求服务来
提请处理器接受结果。


如果使用一个传统的，非sigma-delta的转换器，你必须决定取样和转
换是由一个周期硬件定时器还是由一个在处理器中的触发一个软件中断
的周期硬件定时器来决定。尽管大部分现代DSP以10至100M赫兹的指令
速度运行，但会存在某个特定的等待时间，与服务一个由定时器超时条
件产生的中断相关联（由于许多处理器以可编程时钟作它们的一个外围
设备为特色）。


在可能发生其他更高级别中断的实时系统中，在超时事件和执行与之相
对应的中断服务例行程序（ISR）之间可能有可观的时延。如果这正是所
关心的，可能使用一个外部定时器来产生周期取样脉冲更合适。这至少保
证了转换在正确的时间瞬间发生，而不管软件等待时间是否会导致在读
或写转换数据时的延迟。在低取样率的情况（音频频带和以下）下，通过
使用一个在ISR中初始化的取样触发器得到一些不确定或抖动是可以接受的。


在许多应用中，对于给定的现代DSP引擎可用的处理能力，设计可能涉及
到多个转换器接口而不是一个简单的转换器。你的任务是在不增加大量
用来支持的附着逻辑电路的前提下包含进额外的转换器。
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       禁行受，不上网，汝今能持否？

※ 来源:·饮水思源站 bbs.sjtu.edu.cn·[FROM: 202.120.8.158]

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: whynot.bbs@bbs.sjtu.]