Electronics 版 (精华区)

发信人: whynot (精诚所至，金石为开), 信区: Electronics
标  题: DSP的接口方案（8）
发信站: 哈工大紫丁香 (Sat Sep 18 19:48:11 1999), 转信

实现一个并行接口
设计使用并行接口的转换器有两个需要与DSP接口的分部；数据引脚和
控制块。如果转换器的分辨率等于DSP的数据分辩率（它的数据总线宽
度），则在每个数据总线上相应比特位置上的一个简单连接就足够了
。如果转换器的分辨率低于DSP数据总线宽度的分辨率，那么转换器的
编码方案（二进制，二进制补码，等）将决定总线怎样连接。

上图给出一个从一个12位ADC和14位DAC 到一个DSP的接口实例，并带
有一个外围设备地址空间或与它的外部内存空间相独立的I/O端口。
两个转换器都使用二进制补码编码，且数据总线连接必须是左对齐的
。这导致ADC的数据总线（12比特位）以DB11（最高位MSB）连接D15，
直到DB0连接D4的状况连接在DSP数据总线。对于DAC而言，DB13连接在
D15，直到DB0连接D2。

转换器的标准控制引脚的功能为访问读或写的器件。DSP的特点是将
读（RD\）或写（WR\）引脚分开，这样就可以将其分别连接转换器上
相对应的引脚。如果转换器的特性有一套可编程的寄存器，那么将会
有一条或更多选择（或地址）线必须被连到DSP地址总线或某种解码
逻辑电路，决定于有些什么外围设备共享I/O端口空间。

定时器提供一个能够被用来通过ADC的CONVST\引脚或DAC的LDAC\引
脚初始化转换的直接的硬件中断输出信号。在ADC的情况下，一旦取
样和转换完成-将紧跟着定时器中断，和开始转换-一个转换结束标
志（EOC）可能被标出。EOC\将发生在CONVST\之后的一段时间（t CONV
）后。EOC\可以被用作对DSP的一个中断来一个新的取样值已经准备
好从ADC被读走了。

对于DAC的情况有少许不同由于取样间隔定时器中断代表新的数字转
换数据将被转换为它的模拟表示。对于DSP而言在LDAC\被激活之前将新
的数据装入DAC的输入寄存器是必须的。

当将转换器接口到高速的处理器时，可能需要在读或写访问周期内插
入等待状态。DSP是设计成能与高速RAM内存一起工作，能够在每个指
令周期中进行多重内存访问。然而，转换器只需能处理它们的特定的
转换吞吐率，对于写入数据需插入等待状态来提供额外安装时间，或
对于读出数据允许更长的读访问时间。

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※ 来源:·饮水思源站 bbs.sjtu.edu.cn·[FROM: 202.120.8.158]

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