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发信人: alwaysfaint (前无古人后无来者之紫丁香最长最NB的昵称), 信区: Embedded
标  题: 一些数字电路的面试题目zz
发信站: BBS 哈工大紫丁香站 (Thu Sep 28 19:51:39 2006)

1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号
需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图
1。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastabi
lity的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被
称为建立时间裕量和保持时间裕量。

图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致
叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
3  用D触发器实现2倍分频的逻辑电路？
Verilog描述：
module divide2( clk , clk_o, reset);
   input     clk , reset;
   output   clk_o;
   wire in;
reg out ;
   always @ ( posedge clk or posedge reset)
     if ( reset)
       out <= 0;
         else
           out <= in;
       assign in = ~out;
       assign clk_o = out;
     endmodule

图形描述：

4  什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
  线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不
用oc门可能使灌电流过大，而烧坏逻辑门。
  同时在输出端口应加一个上拉电阻。
5  什么是同步逻辑和异步逻辑？
  同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
6  请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口
、所存器/缓冲器）。
7  你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
  12，5，3.3
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者
12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪
些？
PAL，PLD，CPLD，FPGA。
9  试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input  [7:0] d;
output [7:0] q;
reg   [7:0] q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
10  设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
  电源的稳定上，电容的选取上，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd

12 用一个二选一mux和一个inv实现异或
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

15 用verilog/vhdl写一个fifo控制器
包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串
分状态用状态机写。
17 用mos管搭出一个二输入与非门。
18 集成电路前段设计流程，写出相关的工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ:   Interrupt ReQuest
BIOS:  Basic Input Output System
USB:  Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR:  Single Data Rate
20  unix 命令cp -r, rm,uname
21 用波形表示D触发器的功能
22 写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input   d;
output  q;
reg q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
23  What is PC Chipset?
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北
桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI
/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器
）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）
等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
　　除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8
xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接
接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。
24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱

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