METech 版 (精华区)

发信人: ftel (蓝色天际), 信区: METech
标  题: 流程一些概念
发信站: 哈工大紫丁香 (Sun Jan  4 09:55:53 2004), 站内信件


4. 综合
　　逻辑综合是面向给定的设计约束，将高级的设计描述翻译和优化到工艺库中的门级网
表的自动化过程。
　　综合约束包括时序、面积和功耗的约束。其中，时序是最复杂和最关键的约束，决定
了整个芯片的性能。时序约束中，输入输出的约束由芯片的应用环境决定，通常需要抽象
出输入的驱动和输出的负载信息。
　　静态时序分析（STA）是检测综合结果是否满足时序约束的一个手段。主要验证寄存器
的建立和保持时间的异常，具有很高的计算效率，是对仿真的补充。标准的工具是SYNOPS
YS的PrimeTime，此外，还有Cadence的Pearl或CTE（统一时序机），Incentia的TimeCraf
t。
　　形式验证，也就是等效性检查，对设计过程中每一步的设计输入和输出间进行逻辑功
能的等效检查。经常进行的是综合后的网表与RTL的设计输入之间的等效检查。与静态时序
分析一起，构成设计的静态验证。主流的工具有Verplex的Conformal和BlackTie系列，Sy
nopsys的formality.
　5. 功能验证
　　主要有：RTL级仿真、门级时序仿真和版图后仿真。
　　RTL级仿真是没有延时的、基于周期的事件驱动的仿真方式。门级仿真有单位门延仿真
、全门延仿真和全时序仿真。版图后仿真是基于最终时序的仿真，故往往作为流片前签收
sign-off的条件。所有时序的仿真，一般是使用SDF（标准延时）文件来输入延时信息。

　　仿真是模拟出芯片工作的过程，故又称为设计的动态验证。如果带有时序信息，在验
证功能的同时，也可以验证时序性能。
　　常见的仿真工具有：Cadence的NC_Verilog，Synopsys的VCS和MentorGraphics的Mode
lsim。
　　设计复杂度越来越高，基于时序的仿真往往需要几十天甚至几十年的时间，同时对机
器性能也有很高的要求。目前的仿真工具都支持并行处理，用几十台机器同时来进行处理
；还出现了硬件仿真加速器，进一步提高时序仿真的速度。目前Cadence的Incisive验证平
台和Synopsys的Discovery验证平台都支持仿真的并行处理。Cadence的QuickTurn系列一直
是硬件仿真器市场的佼佼者。
　6. FloorPlan
　　FloorPlan就是确定设计中各个模块的位置，整个芯片的尺寸。主要的过程有：
　　1、IO规划
　　　确定IO Buffer的位置，定义电源和地PAD的位置。
　　2、模块放置
　　　定义各种物理的组、区域或模块；对这些大的宏单元进行放置，现在已经有许多好
的block Placer，帮助设计者更快的形成模块布局。
　　3、供电设计（Power Plan）
　　　设计整个供电网络，基于电势降（IR Drop&Ground Bounce)和电迁移进行拓扑优化
。目前，Cadence的PowerMeter和VoltageStorm是比较好的辅助分析工具。此外，Synopsy
s的DesignPower和Astro Rail和Sequence的 Power Theatre也是比较流行的工具。
　　4、微调
　　　通过添加布局和布线的阻碍、以及密度、属性等的修改，达到优化布线阻塞率，甚
至时序的目的。
　　总之，FloorPlan就是在保证布线能够走通、性能允许的前提下，如何最大限度的减少
芯片面积。是物理设计过程中需要设计者付出最大努力的地方。
　7. 物理综合和布局
.　　25 um工艺开始，综合时使用的线负载模型（WLM）已经不能准确的估计出信号在互联
上的传递延时。基于该模型综合的电路，在后端设计时，纯粹依赖IPO（位置固定优化），
也就是仅仅对门的驱动进行调整和缓冲插入，已经无法达到时序收敛的目标。于是引入了
物理综合的概念，在布局的时候直接基于Steiner树或Global走线的统计信息，对整个设计
进行二次综合，包含了复杂的布尔优化和门级重映射功能。
　　目前主流的物理综合工具有：Synopsys的Physical Compiler，Cadence的Physically
 Knowledgeable Synthesis和Magma的Blast Fusion。
　　另外一个重要的方面，就是时钟树的综合和插入。时钟树的定义、约束的设置，对最
后时钟偏斜起着决定性的作用。同时，有用偏斜（Useful Skew)的应用也是影响整个系统
性能的关键。
　　时钟树插入后，偏斜往往会倒致某些保持时间方面的问题，利用IPO的功能修复保持时
间。对于保持时间的分析和修复来讲，局部偏斜的分析和判断是至关重要的，同时还要协
调与有用偏斜之间的关系。
　　Cadence的CTS、CTPKS、CTGEN都是比较流行的时钟树产生和优化工具，另外，Synops
ys的ClockTree Compiler也有一定的用户基础。
　8. 布线
　　布线应该算是设计上的最后一个阶段。布线策略的应用，会影响整个芯片的性能。可
以选择，手动走一些比较关键，或者对自动走线效果不满意的一些线。然后，对关键路径
上的走线和时钟线尽量在走线时先走，避免绕线，确保时序收敛。
　　同时，在VIA、Stacked VIA、最小面积、SameNet和非默认规则的定义上，如何优化，
确保整个设计的DRC Clean。此处主要基于Cadence的LEF进行探讨。
　　另外，工艺上的天线效应也是一个不可忽视的总要问题。天线效应的计算有基于走线
层、部分累计和全累计三种模型，不同工艺厂家有不同的要求。天线效应的修复主要有跃
层走线和ESD提供扩散区两种方式。
　　串扰会带来延时的变化和毛刺的影响。走线时的预防是非常重要的，同时，走线后的
ECO修正也是很关键的。Cadence的Nanoroute、Wroute，Synopsys的Astro都有快速的串扰
分析和预防的功能。Cadence的CeltIC是大多数厂家默认的信号完整性的sign-off工具。在
TSMC的参考流程4.0中，CeltIC分析后能产生Nanoroute/Wroute/Astro可以接受的ECO走线
后修复命令，控制走线工具修复串扰的影响。
　　最后，流片前要进行LVS&DRC。需要使用的golden的工具是Mentor Graphics的Calibr
e，还有Synopsys的Hercules或Cadence的Assura。

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