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标  题: 一篇关于半导体器件得不错得新闻
发信站: 哈工大紫丁香 (2004年01月12日08:47:25 星期一), 站内信件



感兴趣得可以自己到IEEExplore上自己找英文看。


http://tech.sina.com.cn/h/n/2002-10-09/1538142657.shtml
《光谱》杂志：晶体管技术演进剖析
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http://www.sina.com.cn 2002年10月09日 15:38 赛迪网
　　随着晶体管的尺寸逐渐缩至几十纳米，一些根本性的变化将浮出水面。与当前生产
的最小晶体管的50纳米相比，未来栅极长度(gate length：用于标示CMOS晶体管微小长
度的尺度)将大约降至目前水平的五分之一--仅为50纳米。
　　在获得这样的尺寸并保证晶体管仍能正常工作需要多项改进工作：
　　1.为改善其性能，硅需要与锗等半导体元素混合在一起，以获得一种通量更大更紧
凑的晶体结构，以求使电荷载波更快的传递。
　　2.为了减少可加大能耗的电流逸失，氧化物栅极(gate oxide)的材料将由介电常数
(k)是当前二氧化硅k值的8倍的材料。
　　3.为更好地控制晶体管地开关状态，栅极材料需由金属制成而不能是多晶硅。
　　为实现更好的控制并(再次)减少能耗，栅极自身将折叠起来，这样当前由一个单一
栅极完成的工作便将由两个栅极来完成。
　　在这些技术中，至今只有应变晶硅(strained silicon)已实现商用，而其它则仍处
研发的不同阶段。
　　高介电常数的电介质和金属栅极将成为市场中下一个应用焦点，而条件是这些栅极
能够集成至市场流程中。
　　至于双栅极设备则至今尚无确切定论。
　　大部分研究人员认为，当栅极长度缩减至10纳米时，双栅极设备便将成为必需品。

　　但一些认认为，双栅极设备的使用时间可以更早些，它们可用于蜂窝电话和手持设
备等便携式应用设备中，以减少芯片数量和能耗，并可增强设备性能。
　　竞相奔向极限尺寸
　　虽然一些学者预言，半导体技术向小型化方向的进化速度将减缓，但世界上这一进
度却在加速。
　　最近，定期发布国际半导体技术蓝图(International Technology Roadmap for Se
miconductors)的半导体行业协会(Semiconductor Industry Association：SIA)更改了
对2003年的半导体技术预测，将该年度的技术节点(technology node)值由100纳米更改
为90纳米。
　　“技术节点”意指制造最小尺寸产品的系列工艺，2003年时这一工艺水水平大约为
90纳米。
　　2003年时，在高端生产领域，某些栅极长度或许可降至这一最小尺寸水平的一半。

　　压缩能耗
　　随着晶体管继续瘦身，通道间隔(channel length：晶体管源与漏极间的间隔距离)
也有望由在未来10年内由目前的50纳米降至10纳米。
　　通道间隔减小意味着更快的晶体管整流速度，原因是电荷载波的传输距离减小了。

　　但与此同时，栅极对通道保持控制的难度增加了。
　　相反，漏极电压开始降低通道中的电阻，从而减小临界电压值，并使得载波即使在
不存在栅极电压的情况下也能够自由流动。
　　实际上，这就是所谓的“短沟效应”(short-channel effect)，它可导致能耗增加
并最终完全使晶体管整流功能丧失。
　　为将“短沟效应”限制在合理的范围内，研究人员必须牺牲部分晶体管的性能，并
容忍能耗的部分增加。
　　通过在通道中进行半导体掺杂可减小栅极下的能耗层厚度，从而维持栅极的控制功
能，但这样也会减小载波的机动性(该参量用于标志载波在电场的影响下在半导体中流通
的速度)。
　　应变晶硅
　　改善晶体管性能的工艺似乎最易于商用化，利用它可将晶体硅置于具有特殊张力的
晶圆表面。
　　与置于传统支撑材料上面相比，置于应变晶硅晶圆之上的晶体管传输电荷载波的机
动性大大提高。
　　在一个纯净的硅晶体中，每个硅原子在三个向度中与其最邻近原子的间距相等。
　　但在应变晶硅层中，硅原子与最邻近原子在水平方向的间距与垂直方向的间距不同
。
　　这一晶体对称性的变化改变了传导和化合价性质等方面的能带结构。
　　这一变化可减小电子及正空穴与声子(晶体点阵振动能量子)的碰撞，这也就是所谓
的散射，这种散射可减缓载波的速度。
　　这种散射也会减小电子和正空穴的有效质量，从而导致它们在电场的作用下加速运
动。
　　(计算电子和正空穴的有效质量是对晶体中原子施加于载波之上的力进行因式分解的
一种方法)拥有较小有效质量的载波机动性更高，其它情况下也同理。
　　严防能耗流失
　　理想状态下，栅极能够通过电耦合严密控制通道中的正空穴或电子，而栅极本身可
经由氧化物绝缘层与通道分离，(理想情况下)不会受到电荷载波通量的影响。
　　但对于90纳米甚至更小的节点来说，栅极氧化物的厚度还不到2纳米。
　　英特尔的90纳米工艺的栅极氧化物仅有1.2纳米厚--仅仅是五个原子摞在一起的厚度
！这种厚度的氧化物会导致大量的电流由栅极流向通道支撑材料，这对系统来说毫无益
处可言。
　　虽然微处理器等高性能设备能够在高能耗的情况下正常工作，但这将开始对低能集
成电路的功能产生影响。
　　对此的解决方案简明易懂，至少已形成书面文字。
　　可用一种具有较大介电常数的材料来取代目前用于栅极绝缘的二氧化硅。
　　某种材料的k值用于标志其汇聚电场线的长度。
　　位于两个导电层间(此时指栅极和支撑材料)的电容值随着两个导电层间绝缘体的介
电常数的增加而增加。
　　因此在位于一个厚度较大的高k值绝缘体之上的栅极控制通道的能力与位于厚度较小
的低k值绝缘层上的栅极相同。
　　绝缘体厚度越大，在栅极和支撑材料间泄漏的电流量就越小。
　　科研人员正在对许多高k值的电介质进行研究，其中的一个可供选择的材料是二氧化
铪，该材料的k值大约是22，采用该材料时即使氧化物的厚度比二氧化硅小数倍也能实现
栅极对通道的控制。
　　然而，二氧化铪应用至今尚未发展成熟，相当重要的原因是该材料有可能降低载波
在通道中的机动性。
　　科研人员认为，无论是晶体管在制造过程中还是在正常工作中，电子都可以进入二
氧化铪。
　　正确选择金属材料
　　至今为止，生产中制造金属栅极时最大的难题在于选用哪种金属材料。
　　选择金属材料时由几种因素需要考虑：各种材料及其化合物、热稳定性以及与下面
的绝缘氧化物的反作用。
　　为使晶体管获得所需的临界电压，所选用的金属必需也有相应的工作性能，这是获
得使电子脱离金属进入真空的能力的条件。
　　目前，科研人员正在对其它金属进行研究，而首当其冲的对象是钨和钼。
　　钟惠才(音译)向去年11月于美国华盛顿举行的2001 IEEE国际电子设备大会提交的论
文认为，钌钽合金可能适合用作栅极材料，当时钟惠才在位于罗利市的北卡罗来那州立
大学从事科研工作。
　　这一方案的优势在于，系统的工作效能可通过改变钌钼合金的组分来得到调节，从
而为晶体管设定所需的临界电压。
　　平面式方案时代面临终结？高k值电介质，加上金属栅极，加上应变晶硅，再加上越
来越趋于复杂的半导体掺杂方案，所有这些将把平面式CMOS晶体管的黄金时代再延长至
少10年。
　　但之后会如何呢？科研人员正在探索再平面式CMOS晶体管最终故去后用双栅极晶体
管来取代的方案。
　　再双栅极设备中，通道两侧都有一个栅极，从而对晶体管的开关状态进行更为严密
的控制。
　　可以通过将SOI晶圆的硅质层厚度降至降至几十纳米来制造这种设备，这种硅质层可
以一个垂直鳍状的形态外挂于晶圆的表面。
　　这种鳍状物坐落于绝缘体之上，充当设备的通道。
　　栅极在垂挂在鳍状物的两端，源和漏极电子在鳍状物的两端形成。
　　对鳍状物方案(FinFETs)的研究已进行了数年，但平面式CMOS晶体管的黄金时期的终
结日益迫近迫使研究人员加快了完善这种方案的步伐。
　　FinFET方案的优点之一是实现通道无掺杂。
　　这一优点随着通道长度的逐渐减小开始日益显得重要。
　　随着通道的长度逐渐减至仅有几十纳米，通道中存留的掺杂物的数量也越来越少。

　　结果是，在制造过程中掺杂物的数量随着芯片中通道长度的小幅改变而不断变化，
这种情况会对临界电压造成极大破坏，影响电路的工作性能甚至使其陷于瘫痪。
　　与此相反，实现通道无掺杂后，栅极就可对设备的临界电压进行更多更有效的控制
。
　　该方案的另一个优点是鳍状物的厚度可缩至极小。
　　这一特点意味着鳍状物的所有部位都处于栅极的控制之下。
　　此时能耗也较低，原因是当设备处于关闭状态时，在源和漏极之间流动的电荷载波
没有泄漏路径。
　　或许多栅极晶体管的研究还不止于双栅极。
　　正如我们此前的报道所说的那样，英特尔的研究人员正在着手开发三栅极晶体管，
这种晶体管也采用一个硅质鳍状物，该成果于今年9月17～19日在日本名古屋举行的国际
固态设备及材料研讨会上披露。
　　展望新技术未来
　　至于双栅极设备，AMD公司高级研究员Bin Yu表示这些设备的应用取决于集成电路。

　　他在接受《Spectrum》杂志采访是指出，AMD的业务范围包括高性能微处理器业务，
公司将致力于用新的技术取代平面式CMOS晶体管应用。
　　但包括摩托罗拉在内的从事低能耗芯片制造业务的公司或许会率先采用双栅极设备
，原因是他们的在控制电流泄漏的领域具有无与伦比的优势，而控制电流泄漏对于手持
产品来说相当重要。
　　Yu表示，除了减小通道效应和设备能源泄漏之外，其它的问题也须解决。
　　随着电场线间距越来越窄，源和漏极系统越来越小，晶体管的通道电阻也将增大，
这将增加能耗并降低产品性能。
　　随着更多的晶体管采用更高的工作频率，集成电路能耗也将增加。
　　晶体管在制造过程中所能承受的发热量将减小，这使得对其添加掺杂保护涂层的工
作难度变得越来越大。
　　然后就是产品可制造性问题。
　　Yu反问说：“我们还能够在一块芯片上面集成如此多的晶体管并保持其电子性能方
面的上佳兼容一致性吗？”
　　随着半导体技术进展不断攻克技术难关，工程人员或许会解决这些问题。
　　当CMOS晶体管和平面式解决方案无法继续实现小型化时，包括纳米管、单电子晶体
管、超导体晶体管和分子晶体管等更多的新奇特设备将陆续登上历史舞台。(《Spectru
m》2002.10 issue)


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               一念不起为坐，见本性不乱为禅;

               外不著相，内不乱为定

               外禅内定，故名禅定，即时豁然，还得本心…….

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