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发信人: gagayaya (丫丫·猪狗不如的日子进行时&DamnCet6), 信区: METech
标  题: [合集] Verilog HDL语言求助
发信站: 哈工大紫丁香 (Wed Oct 20 19:15:58 2004), 站内

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  EyeDeep (深情的........)         于  (Tue Aug 17 09:07:34 2004)  说道:

为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
module testadd(a,b,sum,cOut);
        input sum,cOut;
        output a,b;
        reg a,b;

        initial
        begin
                $monitor($time,"a=%b,b=%b,sum=%b,cOut=%b",a,b,sum,cOut);
                a=0;
                b=0;
                #10 b=1;
                #10 a=1;
                #10 b=0;
                #10 $finish;
        end
endmodule

        output cOut,sum;
        input a,b;
        xor #2 (sum,a,b);
        and #2 (cout,a,b);
endmodule

module tBench;
        wire su,co,a,b;
        halfadd ad(su,co,a,b);

        testadd tb(a,b,su,co);
endmodule//////提示这里有错误!!!!

我使用的是Max+plusII10.0

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  alphame (糊涂)             于  (Tue Aug 17 12:41:51 2004)  说道:

最基本的module和endmodule要成对出现
仔细看看书不要急于写程序
【在 EyeDeep (深情的........) 的大作中提到: 】
: 为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
: module testadd(a,b,sum,cOut);
:         input sum,cOut;
: ...................

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  tbc (我还是不能悲伤的坐在你身旁) 于  (Tue Aug 17 12:48:49 2004)  说道:

2个module
3个endmodule
显然不对啊
【在 EyeDeep (深情的........) 的大作中提到: 】
: 为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
: module testadd(a,b,sum,cOut);
:         input sum,cOut;
:         output a,b;
:         reg a,b;
:
:         initial
:         begin
: ...................

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  tbc (我还是不能悲伤的坐在你身旁) 于  (Tue Aug 17 12:58:24 2004)  说道:

http://www.fpga.com.cn/hdl/training/Verilog_intr_c1.pdf
这个入门不错
【在 EyeDeep (深情的........) 的大作中提到: 】
: 为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
: module testadd(a,b,sum,cOut);
:         input sum,cOut;
:         output a,b;
:         reg a,b;
:
:         initial
:         begin
: ...................

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  ftel (蓝色天际)                  于  (Tue Aug 17 14:28:58 2004)  说道:

是哦。是不是贴错了？？还是……？

【在 alphame (糊涂) 的大作中提到: 】
: 最基本的module和endmodule要成对出现
: 仔细看看书不要急于写程序

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  michxia (mikexia)                于  (Wed Aug 18 08:45:57 2004)  说道:

module & endmodule 必须对称, 但错误不一定位置准确, 对于{}也一样.

【在 EyeDeep (深情的........) 的大作中提到: 】
: 为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
: module testadd(a,b,sum,cOut);
:         input sum,cOut;
:         output a,b;
:         reg a,b;
:
:         initial
:         begin
: ...................

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  arctic (北极猪)                  于  (Thu Aug 19 12:17:11 2004)  说道:

好像就是少了一个module
还有你最好注意一下coding style

【在 EyeDeep (深情的........) 的大作中提到: 】
: 为什么下面这个程序在编译时提示在tBench的endmodule处有错误！！
: module testadd(a,b,sum,cOut);
:         input sum,cOut;
:         output a,b;
:         reg a,b;
:
:         initial
:         begin
: ...................

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  redwillow (pineapple)            于  (Wed Sep 15 09:41:56 2004)  说道:

【在 arctic (北极猪) 的大作中提到: 】
: 好像就是少了一个module
: 还有你最好注意一下coding style
呵呵，不配对

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