METech 版 (精华区)

发信人: gagayaya (丫丫·猪狗不如的日子进行时&DamnCet6), 信区: METech
标  题: [合集] 求助：verilog综合
发信站: 哈工大紫丁香 (Wed Oct 20 19:17:29 2004), 站内

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  arctic (北极猪)                  于  (Fri Aug 27 00:28:06 2004)  说道:

wire control,jrequest;
reg debugx;
...
always @(control of jrequest)
     if (control)
          debugx=jrequest;
     else
          debugx=debugx;

debugx在综合是会不会被综合成锁存器，为什么？谢谢


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  ftel (蓝色天际)                  于  (Fri Aug 27 09:10:54 2004)  说道:

会.

else分支语句如果不写

综合工具就是默认debugx=debugx;

【 在 arctic (北极猪) 的大作中提到: 】
: wire control,jrequest;
: reg debugx;
: ...
: always @(control of jrequest)
:      if (control)
:           debugx=jrequest;
:      else
:           debugx=debugx;
: ...................





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  arctic (北极猪)                  于  (Fri Aug 27 13:02:08 2004)  说道:

我找到答案了
综合工具是按照语法产生硬件电路的，上文中if else是全的，不会生成为锁存器
尽管语法上else
          debugx=debugx;与不写是等价的，但综合出来的netlist会不同
【 在 arctic (北极猪) 的大作中提到: 】
: wire control,jrequest;
: reg debugx;
: ...
: always @(control of jrequest)
:      if (control)
:           debugx=jrequest;
:      else
:           debugx=debugx;
: ...................





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  ftel (蓝色天际)                  于  (Sat Aug 28 19:41:15 2004)  说道:

呵呵，如果是时序电路，写与不写是一样的。

但是如果是组合电路是要写全的。

当然不排除有些综合工具已经把这个问题优化了。
【 在 arctic (北极猪) 的大作中提到: 】
: 我找到答案了
: 综合工具是按照语法产生硬件电路的，上文中if else是全的，不会生成为锁存器
: 尽管语法上else
:           debugx=debugx;与不写是等价的，但综合出来的netlist会不同





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  arctic (北极猪)                  于  (Sat Aug 28 20:42:04 2004)  说道:

嗬嗬，谢了
【 在 ftel (蓝色天际) 的大作中提到: 】
: 呵呵，如果是时序电路，写与不写是一样的。
: 但是如果是组合电路是要写全的。
: 当然不排除有些综合工具已经把这个问题优化了。