METech 版 (精华区)

发信人: gagayaya (丫丫·猪狗不如的日子进行时&DamnCet6), 信区: METech
标  题: [合集] QuartusII求助 (转载)
发信站: 哈工大紫丁香 (Wed Oct 20 19:18:57 2004), 站内

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  play (eye)                       于  (Thu Sep  2 11:22:48 2004)  说道:

发信人: play (eye), 信区: Electronics
标  题: QuartusII求助
发信站: 哈工大紫丁香 (Thu Sep  2 11:22:13 2004), 转信

module counter(pc_addr,ir_addr,load,clock,rst);
        output[12:0]pc_addr;
        input[12:0]ir_addr;
        input load,clock,rst;
        reg[12:0] pc_addr;
        always@(posedge clock or posedge rst)
        begin
                if(rst)
                        pc_addr<=13'b0_0000_0000_0000;
                else
                        if(load)
                                pc_addr<=ir_addr;
                        else
                                pc_addr<=pc_addr+1;
        end
endmodule

在编译的时候提示说：
Verilog HDL error at counter.v(1):module counter cannot have 
  duplicate definition



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  arctic (北极猪)                  于  (Fri Sep  3 12:18:32 2004)  说道:

我在modelsim里跑了，没问题
没用过QuartusII
建议你改成input load;
          input clock;
          input rst;
分三行写试试
【 在 play (eye) 的大作中提到: 】
: 发信人: play (eye), 信区: Electronics
: 标  题: QuartusII求助
: 发信站: 哈工大紫丁香 (Thu Sep  2 11:22:13 2004), 转信
: module counter(pc_addr,ir_addr,load,clock,rst);
:         output[12:0]pc_addr;
:         input[12:0]ir_addr;
:         input load,clock,rst;
:         reg[12:0] pc_addr;
: ...................