METech 版 (精华区)

发信人: alphame (spring是春天), 信区: METech
标  题: Verilog简明教程 1 (转载) 
发信站: 哈工大紫丁香 (2003年12月29日18:06:39 星期一), 站内信件

目录:
A verilog的流行,有两方面的原因;
B verilog与VHDL相比的优点
C 典型的verilog模块
D verilog语法要点
A) verilog的流行,有两方面的原因:
1 它是cadence的模拟器verilog-XL的基础,cadence的广泛流行使得verilog在90年代深
入人心;
2 它在硅谷获得广泛使用;
B) verilog与VHDL相比的优点
二者的关系仿佛C与FORTRAN,具体而言:
1 verilog的代码效率更高:
  比较明显的对比:
 VHDL在描述一个实体时采用entity/architecture模式,


  此外verilog的高效性还在很多地方体现出来;
2 verilog支持二进制的加减运算:
 VHDL在进行二进制的加减运算时使用conv_***函数或者进行其他的定义,总之必须通知
编译器;
 verilog直接用形如"c=a+b"的表示二进制的加减运算;
3 综合时可控制性好:
 VHDL对信号不加区分地定义为"signal",
 而verilog区分为register类型的和wire类型的;
但是也有人支持VHDL,认为verilog和VHDL的关系仿佛C和C++.
 

--
※ 来源:·哈工大紫丁香 bbs.hit.edu.cn·[FROM: 218.104.33.3]