METech 版 (精华区)

发信人: alphame (spring是春天), 信区: METech
标  题: Verilog简明教程 4 (转载) 
发信站: 哈工大紫丁香 (2003年12月29日18:08:32 星期一), 站内信件

D) verilog语法要点
* 基本原则
设计时应该把你的系统划分为计数器,触发器,时序机,组合逻辑等等可综合的单元,对此
不同的IC公司和EDA开发商可能根据自己的见解和经验提出不同的要求,并且对verilog程
序的细节进行自己的规定,但有一点是对的:即写硬件描述语言不象写C语言那样符合语法
就行.单单符合verilog语法的程序可能被拒绝综合,甚至被拒绝模拟;
* 最外层可以写什么?
这里所说的最外层是指module语句后的第一层,在这一层可以写这些可执行语句:
assign和nand等定义组合逻辑的语句,
always语句,
模块引用语句,
一些以"$"开头的系统定义语句.
特别注意不可以写if语句.if语句只能放在always内部.
不推荐写wait语句.
*可以在多个always语句中对一个信号赋值.
由于作者水平有限,以上材料之中可能有谬误之处,忘不吝赐教,敬请在水木清华BBS的信


因同样的原因,本文只可用来作为入门读物,特此致歉.
 

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