精华区文章阅读

发信人: alphame (spring是春天), 信区: METech
标  题: Verilog简明教程 2 (转载)
发信站: 哈工大紫丁香 (2003年12月29日18:07:15 星期一), 站内信件

C) 典型的verilog模块
讨论以下典型电路的verilog描述:
* 与非门;
* 加法器;
* D触发器;
* 计数器;
* latch;
* 时序机;
* RAM;
* 模块引用;
* 预编译;
* 与非门的verilog描述如下:
//verilog使用和C语言相同的注释方法
module nd02(a1,a2,zn);//一个verilog模块总是以module开始,以endmodule结束,
   //nd02是模块名,a1,a2,zn是模块的3个输入输出信号
input a1,a2;  //告诉编译器a1,a2对此模块而言是输入,并且数据类型是"bit"

output zn;  //告诉编译器zn对此模块而言是输出,数据类型也是"bit"
nand #1 (zn,a1,a2); //我理解nand是运算符,我们不必深究verilog中的正式术语是什
么了吧
   //总之这种形式表示zn=~(a1 && a2);你一定已经想到类似的运算符还有
   //"not","and","or","nor","xor"了吧;
   //除了"not",括号里的信号数可以任意,例如or #3 (z,f,g,h)表示
   //z=f || g || h,并且延时是3个单位时间
   //#x 表示延时x个单位时间;
endmodule
* 加法器的verilog描述如下:
module ad03d1(A,B,CI,S,CO) ;
input [2:0] A,B;  //表示A,B是输入信号,并且是3位矢量,上界是2,下界是0
input CI;
output [2:0] S;
output CO;
assign {CO,S}=A+B+CI; //一对"{"和"}"表示链接,即将CO和S合并成4位矢量
endmodule
* 带异步清零端的D触发器的verilog描述如下:
module dfctnb (d,cp,cdn,q,qn);
input d,cp,cdn;
output q,qn;
reg q,qn;    //关键字"reg"表示q和qn是"register"类型的信号;verilog中有两种

      //类型的信号:"register"类型和"wire"类型.你可以简单地把
      //register类型的信号想象为某个D触发器的输出,而wire类型的
      //的信号是组合逻辑的输出.二者的最大区别在于:
      //你可以对register类型的信号进行定时赋值(用wait语句
      //在特定时刻的赋值,详见下面always语句),而对于wire类型的
      //信号则不可.
always wait (cdn==0) //表示每当cdn=0时,将要对D触发器清零,"always"和"wait"嵌套
.
      //"wait"和"@"是verilog 的两个关键字,表示一旦有某事发生
      //则执行下面的语句块,"always"有点象C语言中的"if ... then..."
      //"wait"和"@"的区别:请参考本模块.wait 表示本语句块的进程停止,
      //直到"cdn=0"的条件出现才继续
      //我理解在verilog中,每个最外层语句
      //块都是一个独立的进程;
      //"@"(请看下个always语句)也表示本语句块的进程停止,
      //直到后面定义"posedge cp"(即出现cp的上升沿)的事件出现
      //才继续;
      //也许wait和@可以合二为一吧,但至少到目前verilog
      //中wait表示"条件",@表示"事件";
      //具体运用中,wait总是用于类似"wait(xxx=1)"之类的场合,
      //@总是用于类似"@(xxx)"或"@(posedge/negedge xxx)"之类的场合
      //整句话的意思是"每当cdn等于0时,则作以下事情"

        #1 q=0;
        #1 qn=1;
        wait (cdn==1);
end
always @ (posedge cp)//"@(posedge cp)"中有两个关键字:"@ (x)"表示"每当事件x发
生",
      //"posedge x"表示"x 的上升沿,"negedge x"表示"x 的下降沿"
      //整句话的意思是"每当cp 的上升沿,则作以下事情"
        if (cdn)  //如果cdn=1(意味着清零端无效)
        begin
                #1 q=d;
                #1 qn=~q;//"~"表示反相
        end
endmodule

--
※ 来源:·哈工大紫丁香 bbs.hit.edu.cn·[FROM: 218.104.33.3]

METech 版 (精华区)