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发信人: alphame (spring是春天), 信区: METech
标  题: Cadence 的产品介绍 （4）zz 
发信站: 哈工大紫丁香 (2003年12月29日18:03:19 星期一), 站内信件

4、时序驱动的深亚微米设计
这部分是底层设计的软件。底层设计的工作我感觉是细活，来来回回是需要走很多次重
复的流程的。在以前的设计流程中( .6um及其以上 )，一般情况下对于连线延时是可以
不用考虑，或是说它们对设计的影响不算很大。在设计完成后，做一下pex，然后仿真
一下，小设计的话，多半是可以通过的。
 
现在的很多软件都直接在布局阶段就将线路延时考虑进去，这也是现在的深亚微米设计
的要求。因为在设计中，连线延时对整体设计的影响很大，因此甚至在综合阶段就需要
考虑到floorplan的影响。synopsys和ambit和jupiter(Avanti!公司的综合软件)等在它
们的综合过程中都加入了这样的考虑。
 
candence的软件中，有SE和design planner两个主要的软件来进行时序驱动的设计,
cadence 的这块的软件推出很早，可惜就是更新比较慢，现在象avanti公司的软件都把
布局布线，时序分析和综合等等几乎全套的流程都统一起来的时候，cadence现在在底层
还没有什么创新的地方，还是几年前的模样。
 
Cadence 的底层软件有下面这些：
A、逻辑设计规划器。


这是用于设计早期的规划工具。其主要用途是延时预测、生成供综合工具使用的线路负
载模型。这个工具是用来在物理设计的早期象逻辑设计者提供设计的物理信息。
 
B、物理设计规划器。
物理设计的前期规划。对于大型设计而言，物理设计的前期规划非常重要。很多流程中，
在前期的物理规划(floorplan)结束后，就需要一次反标验证设计的时序。
 
C、SE (Silicon Ensemble)布局布线器
se是一个布局布线的平台，它可以提供多个布局布线及后期处理软件的接口。
 
D、PBO Optimization基于布局的优化工具
 
E、CT-GEN 时钟树生成工具
 
F、RC参数提取
HyperRules规生成，HyperExtract RC提取，RC简化，和delay计算
 
F、Pearl静态时序分析
Pearl 除了界面友好的特点外，还有就是可以和spice仿真器交换数据来进行关键路径
的仿真。
 
G、Vampire验证工具


 
 
 
5、全定制ic设计工具
 
这部分偶不熟，先敲上去再说。这部分的工具包括：
A、Virtuos Schematic Composer : IC Design Entry 它是可以进行混合输入的原理图
输入方式。支持 vhdl/hdl语言的文本输入。
 
B、Affirma Analog DEsign Environment
这是一个很好的混合信号设计环境
 
C、Virtuos Layout Editor版图编辑
它支持参数化单元，应该是一个很好的特性。
 
D、Affirma Spectra 高级电路仿真器
和hspice一类的仿真器。
 
E、Virtuoso Layout Synthesizer
直接的layout生成工具，小规模设计环境
 
F、Assura 验证 环境，包括diva


G、dracula验证和参数提取包
 
H、ICCragtsman 布局设计的环境。在面向ip的设计中比较合适。
 
 
就敲到这里了，因为我对cadence的东东不太熟悉，所以当中的一些评论也不见得准确
若有不实的地方，也让大家见笑了，呵呵

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