METech 版 (精华区)

发信人: alphame (spring是春天), 信区: METech
标  题: Cadence 的产品介绍 （3）zz 
发信站: 哈工大紫丁香 (2003年12月29日18:02:30 星期一), 站内信件

3、逻辑设计与验证（LDV）设计流程
 
这部分的软件大家都应该是很熟悉的，因为pc版的d版好象现在已经很普及了。^-^
 
这里简单介绍一下cadence的ldv流程，虽然感觉大家用synopssy还是居多。
 
首先是老板产生一个创意，然后就是设计人员（学生）使用vhdl或者是verilog语言
对设计来进行描述，生成hdl代码。然后，可以用Verilog-XL, NC-Verilog, Leapfrog
VHDL NC-VHDL等工具来进行行为级仿真，判断设计的可行性，验证模块的功能和设计的
debug。然后是调试和分析环境中使用代码处理箱（verisure/for verilog) (VHDLCover
/for VHDL)分析仿真结果，验证测试级别。然后用Ambit BuildGates进行综合，并使用
综合后的时延估计（SDF文件）来进行门级仿真，然后再使用verifault进行故障仿真。
 
以上是很简单的一个流程，实际上系统级设计后，就应该进行设计仿真的，要是设计是
一个大的模块的话。而且在综合的时候，写综合限制文件也是很麻烦的，要求很多次的
反复。上面的流程还不包括测试的加入（如扫描啦什么的）。上面的流程对于小设计是
可以的。
 


LDV包括的模块有下面的这些东西：
A、verilog-xl仿真器
这个不用多说了，这是业界的标准。
 
B、Leapfrog VHDL仿真器
支持混合语言的仿真，其vhdl语言的仿真是通过编译后仿真，加快了速度。
 
C、Affirma NC Verilog仿真器
其主要的特点是适合于大系统的仿真。
 
D、Affirma NC VHDL仿真器
适用于VHDL语言的仿真。
 
E、Affirema 形式验证工具--等价检验器
 
F、Verifault-XL 故障仿真器
感觉故障仿真是最费时间的仿真步骤。用来测试芯片的可测性设计的。
 
G、VeriSure代码覆盖率检查工具
 
H、Envisia Build Gates 综合工具
Ambit  的BuildGates的特性中，我觉得最好用的应该是它的PKS的feature，当然，呵呵


进行时延估计。这样的话，我觉得它的Timing 会比synopsys要好。
 
在我试过的synopsys的小的设计中，大概它的误差在100%左右，呵呵。综合后时间是
2.9ns,布局布线和优化后的时间是5ns。
 
可是ambit的综合肯定是要比synopsys的差的，因为它没有很大的库的支持，在大的逻
辑块的综合的时候我觉得就可以很明显的感觉出来的。我没有具体试过，那位大虾有时
间可以比较一下他们的综合特性。

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