Microwave 版 (精华区)
发信人: dashou (大兽), 信区: Microwave
标 题: 高速电子设计的板级信号完整性!
发信站: BBS 哈工大紫丁香站 (Wed Mar 16 09:18:33 2005)
处理高速数字系统的振铃和串扰问题一直是一个令人头疼的问题,特别是在今天,越来越
多的VLSI芯片工作在100MHz的频率以上,450MHz的CPU也将广泛应用,信号的边沿越来越陡
(已达到ps级),这些高速器件性能的增加也给高速系统设计带来了困难。同时,高速系
统的体积不断减小使得印制板的密度迅速提高。比较现在新的PC主板与几年前的主板,可
以看到新的主板上加入了许多端接。信号完整性问题已经成为新一代高速产品设计中越来
越值得注意的问题,这已是毋庸置疑的了。
信号完整性(Signal Integrity,简称SI)是指在信号线上的信号质量。差的信号完整性
不是由某一单一 因素导致的,而是板级设计中多种因素共同引起的。主要的信号完整性问
题包括反射、振铃、地弹、串扰等。
源端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。如果负载阻抗
小于源阻抗,反射电压为负,反之,如果负载阻抗大于源阻抗,反射电压为正。布线的几
何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致
此类反射。
信号的振铃(ringing)和环绕振荡(rounding)由线上过度的电感和电容引起,振铃属于
欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中,如时钟
等,振铃和环绕振荡同反射一样也是由多种因素引起的,振铃可以通过适当的端接予以减
小,但是不可能完全消除。
在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的
瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声
,这样会在真正的地平面(0V)上产生电压的波动和变化,这个噪声会影响其它元器件的
动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会
导致地弹的增大。
振铃和地弹都属于信号完整性问题中单信号线的现象(伴有地平面回路),串扰则是由同
一PCB板上的两条信号线与地平面引起的,故也称为三线系统。串扰是两条信号线之间的耦
合,信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流,而感性耦合引发
耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰
都有一定的影响。
表1列出了高速电路中常见的信号完整性问题与可能引起该信号完整性的原因,并给出了相
应的解决方案。
表 1 常见信号完整性(SI)问题及解决方法
问题 可能原因 解决方法 变更的解决方法
过大的上冲 终端阻抗不匹配 终端端接 使用上升时间缓慢的驱动源
直流电压电平不好 线上负载过大 以交流负载替换直流负载 使用能提供更大驱
动电流的驱动源
过大的串扰 线间耦合过大 使用上升时间缓慢的主动驱动源 在被动接收端端接
, 重新布线或检查地平面
传播时间过长 传输线距离太长, 没有开关动作 替换或重新布线, 检查串行端接
使用阻抗匹配的驱动源, 变更布线策略
在一个已有的PCB板上分析和发现信号完整性问题是一件非常困难的事情,即使找到了问题
,在一个已成形的板上实施有效的解决办法也会花费大量时间和费用。那么,我们就期望
能够在物理设计完成之前查找、发现并在电路设计过程中消除或减小信号完整性问题,这
就是EDA工具需要完成的任务。先进的EDA信号完整性工具可以仿真实际物理设计中的各种
参数,对电路中的信号完整性问题进行深入细致的分析。
新一代的EDA信号完整性工具主要包括布线前/布线后SI分析工具和系统级SI工具等。使用
布线前SI分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器
件、调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。SI分析与仿真工具
不仅可以对一块PCB板的信号流进行分析,而且可以对同一系统内其它组成部分如背板、连
接器、电缆及其接口进行分析,这就是系统级的SI分析工具。针对系统级评价的SI分析工
具可以对多板、连接器、电缆等系统组成元件进行分析,并可通过设计建议来帮助设计者
消除潜在的SI问题,它们一般都包括IBIS模型接口、2维传输线与串扰仿真、电路仿真、S
I分析结果的图形显示等功能。这类工具可以在设计包含的多种领域如电气、EMC、热性能
及机械性能等方面综合考虑这些因素对SI的影响及这些因素之间的相互影响,从而进行真
正的系统级分析与验证。Mentor Graphics公司的ICX设计工具可以在时序与电气规则的驱
动下进行TopDown式的布局及无网格布线,并提供多板分析功能,是典型的系统级SI工具。
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