发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: fpga implement前后的变化
发信站: 哈工大紫丁香 (Sun Nov 28 09:30:03 1999), 转信

发信人: iamhe (既然我是他那么谁是我), 信区: Circuit
发信站: BBS 水木清华站 (Fri Aug 13 21:15:24 1999) WWW-POST

【 在 noone (无孔不入) 的大作中提到: 】
: implement就是生成fpga的配置网表文件（edif等），implement前的时序仿真
: 确实不是真正的网表，而只是使用一些缺省的延时值，但跟假设所有器件都没有
: 任何延时的功能仿真比，已经有点接近真实的情况了。implement后的仿真才
: 使用由配置文件分析到的延时值进行仿真。
: 我使用的是XILINX系统库中的计数器CB8CE，其它的地方都正常，但出问题的部分
: 使用了计数器的输出值来反馈给它的clr端，当输出值为36时，将计数器清零。
: 不知是否因为这个原因造成的。

 1 泥这样的确有可能时序冲突，应把记数器的输出再经过一个和CB8CE同时钟的

    FD_1就行乐。
  
 2 偶的FOUNDATION未implement时点击timing simulation时会告诉偶时序仿真

   不能打开，必须运行implement design才行。因此偶估计泥的implement之前

   只是functional implement.

 3 偶的FOUNDATION的仿真有点BUG，偶是抱着不可不信也不全信摸着石头过河的

   的心情用的。偶想泥的FOUNDATION也一样。：）
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  我们来自五湖四海，为了一个共同的目的走到一起来了。

※ 修改:·iamhe 於 Aug 14 08:32:00 修改本文·[FROM:  202.119.230.80]

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