发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: FPGA转贴
发信站: 哈工大紫丁香 (Tue Dec  7 14:17:33 1999), 转信

发信人: fefe (肥肥), 信区: Signal_Circuit
发信站: BBS 曙光站 (Thu Jun 18 11:06:20 1998)

   前几天刚刚调通一块板子，有一些感受说出来，算是抛砖引玉。
    关于配置的一般问题，DataBook和http://www.xilinx.com/support上
有详尽的说明。
    Xilinx的FPGA在配置前general I/O都是三态高阻状态。而配置过程中要
用到的管脚，如LDC, HDC等则是输出或输入。要命的是这些管脚大部分可以
在配置结束后可以作为用户I/O，如果不慎在设计时把这些管脚用于ISA或其他
总线上的数据或地址线，你就瞧好吧。包你一插板子还没配置系统就死翘翘，
系统自检都不做，连显示器都不亮。原因吗，自己想去吧。也有一些例外，有
些机器特别皮实，照样干活不误，但这样的机器肯定不会长寿。
    还有一种情况是在配置过程中，当传送最后一个block时系统死翘翘。这时
屏幕上的进度条显示为xx% （xx<100）。做self-test，系统可能报告download
Cable盒里的FPGA烂掉了，提示你去Replace。其实下崽电缆是相当皮实的，一般
是不会坏的。最可能的情况是确实下崽成功了，DONE信号也变高了（至少是在
示波器上能够看到），但系统没有检测到。什么问题呢？查查你的逻辑设计吧，
是不是配置成功后，你的哪个该死的管脚又把总线上的数据或地址给拉高或拉
低了。具体原因吗，千差万别。简单的吗，看看是不是内部逻辑给连错了，I/O
搞反了；复杂的吗，我也不知道了。我曾见过有人的I/O双向管脚的 OBUFT的T
信号给的有效时间稍微宽那么一点点，刚好和系统的一个地址冲突，就死了。 
作者：thorest in tsinghua bbs

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