发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: fpga节省资源设计的一个例子(vhdl)
发信站: 哈工大紫丁香 (Thu Dec 23 13:24:14 1999), 转信

发信人: wavelets (wavelet), 信区: Circuit       
发信站: BBS 水木清华站 (Mon Dec  6 20:40:30 1999)

我又试了一下,发现和器件有关。
我用的是EPEX,同样的逻辑在MAP进
片子时便有了不同。
你可以是一是。


【 在 wavelets (wavelet) 的大作中提到: 】
: 我用的是SYMPLIFY522。对于ALTERA的芯片的支持
: SYMPLIFY的支持是很好的。
: 由于只综合这个模块,所以结果中会包括IOE的使用
: 数目。我是直接用TECHOLOGY VIEW去看各个LE的连接
: 情况得出这个结果的。
: 第一种设计的5个计数器状态占用5个LE,由于RESET
: 的置位是0,而INTI的置位是1,所以作为CASCADE_IN
: ,CASCADE_OUT的加的那一部分逻辑必须由另外的LE
: 的LUT来实现,看RTL VIEW会发现的应该这么做的。
: 所以单从这个计数器来看,5个完成加的LE只用了其中
: 的组合逻辑部分。
: 而ALTERA的LE可以分别使用组合逻辑和可编程寄存器。


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☆ 来源:.哈工大紫丁香 bbs.hit.edu.cn.[FROM: ningx.bbs@smth.org]
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