发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: 关于FPGA FLEX10K片内延时的的实现问题?
发信站: 哈工大紫丁香 (Fri Dec 24 09:04:50 1999), 转信

发信人: Stream (似水流年), 信区: Circuit       
发信站: BBS 水木清华站 (Tue Dec  7 11:44:05 1999)

【 在 willimzhang (willim) 的大作中提到: 】
: 标  题: 关于FPGA FLEX10K片内延时的的实现问题?
: 发信站: BBS 水木清华站 (Sun Dec  5 15:58:20 1999)
: 
: 我想用两个与门来实现脉冲占空比的变化
: 程序如下:
: SUBDESIGN XX
: ( RIN : INPUT;
:   ROUT :OUTPUT;
: )
: VARIABLE
:  TT : NODE ;
: BEGIN
:   TT=RIN&VCC;
:   ROUT=RIN&TT;
: END;
: 若用通常的74F08,可实现脉冲的占空变化,但在ALTER 片内由于
: 其 的逻辑优化,片内延时的不确定, 无法实现预计的结果,请教如何对ALTER 进行
: 设置,以得到预计的结果

这样做会被优化掉的, 你可以用LCELL来增加延迟, 但不建议这样做.
用FLIPFLOP来做好象更好一点儿.

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: ningx.bbs@smth.org]