发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: 请教FPGA高速设计的问题
发信站: 哈工大紫丁香 (Mon Jan  3 19:42:49 2000), 转信

发信人: tangram (七巧板), 信区: Circuit       
发信站: BBS 水木清华站 (Fri Dec 10 12:07:35 1999)

【 在 shah (七年) 的大作中提到: 】
: 我用Altera Flex10k做的设计，Timing Anlayzer告诉我最高
: 时钟只能上到38M，
: 请教诸位大侠，如果我想进一步提高钟频，应该如何从
: 哪些方面修改设计？不太清楚限制最高钟频的是什么，
: 是触发器的翻转速度，还是连线延迟还是什么别的？？？

  Frequecy lies on the critical path.
  If you want your design can work very high, you can use pipelined archi-
tecture.

--

--
☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: ningx.bbs@smth.org]