精华公布栏

发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: 请教FPGA高速设计的问题
发信站: 哈工大紫丁香 (Mon Jan  3 20:02:25 2000), 转信

发信人: Elson (Elson), 信区: Circuit
发信站: BBS 水木清华站 (Fri Dec 10 16:02:39 1999)

除了运用流水线技术之外还可以在编译时设定globle project logic synthesis,
如果没有什么特别的要求，将其gefine synthesis style 定义为fast 就可以了。�
� 在 shah (七年) 的大作中提到: 】
: 我用Altera Flex10k做的设计，Timing Anlayzer告诉我最高
: 时钟只能上到38M，
: 请教诸位大侠，如果我想进一步提高钟频，应该如何从
: 哪些方面修改设计？不太清楚限制最高钟频的是什么，
: 是触发器的翻转速度，还是连线延迟还是什么别的？？？

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※ 修改:·pd 於 Dec 10 16:04:13 修改本文·[FROM:   166.111.64.68]

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: ningx.bbs@smth.org]