发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: 有谁知道VHDL描述如何转成Verilog描述?
发信站: 哈工大紫丁香 (Sun Nov 28 09:43:59 1999), 转信

发信人: arno (arno), 信区: Circuit       
发信站: BBS 水木清华站 (Tue Oct 26 21:13:02 1999)

  这得看你是干什么用的了。如果是想加Verilog激励
作后仿真的话，可以在Synopsys中先读入VHDL文件，
综合好之后Save As成Verilog格式就可以了。

【 在 jch (大愚) 的大作中提到: 】
请教大虾: 谁知道有没有这样的软件, 可以把VHDL的结构描述
转成Verilog描述, 或者反过来.

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: ningx.bbs@bbs.net.ts]