发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: VHDL疑问
发信站: 哈工大紫丁香 (Mon Nov 29 12:22:26 1999), 转信

发信人: fangll (^_^), 信区: Circuit       
发信站: BBS 水木清华站 (Fri Nov  5 15:15:11 1999)

我是这样理解的，
PROCESS一般都用来描述电路中的一个功能模块，它要不停的查询
进程敏感表中的信号的变化（这点是与procedure和function不同
之处，这两个过程的输入参数由被调函数传递）某个敏感参数变化了
在逻辑上相当于在这个时刻这个功能模块中所有电路中信号发生一次
变化，而信号在一个时刻也只能发生一次变化（在一段时间内才能发生多次）
比如所一个触发器的输出同时又接到另一个触发器的输入（在同一process内）
那敏感表中的clk发生一次有效沿，第二个触发器的输出只能是第一个触
发器前一个时刻的输出，而不能是在本时刻的输出。这样才能与电路工作的
实际相一致
这只是个人想法，不知对不对
【 在 kali (大宝) 的大作中提到: 】
: 多谢fanll :)
: 在VHDL中,各个process之间是同步(concurrent)工作的.
: 我的意思是为什么在一个process中,signal assignment不是立即
: 有效,而要等到该process挂起的时候才被真正赋值.这样使得在一个
: process中,对同一个信号的多次赋值,只有最后一次才是有效的.


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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: notwhy.bbs@bbs.net.t]