发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: VHDL新手的疑问
发信站: 哈工大紫丁香 (Mon Nov 29 12:23:13 1999), 转信

发信人: arno (arno), 信区: Circuit       
发信站: BBS 水木清华站 (Tue Nov  9 18:28:54 1999)

    所有过于行为级描述的东西都是不可综合的，比如设计
一个CPU，你定义的一堆输入输出的端口，然后告诉它：输入
为A的时候输出为B，输入C时输出D，....。这样的描述显然
设无法综合的。
    VHDL的好的RTL级描述和画电路在结构上没有本质区别，
但是VHDL最大的好处就在于它可以用于综合到不同的库单元，
不象画电路，你得首先指定你的库，换了一个库，画的电路
全部白做。另外VHDL对与高层次的综合强烈的依赖于综合工
具，在大多数情况下比普通的人要综合出更好的电路，但是
对于高的要求对不如画电路来的直接。

【 在 shah (000) 的大作中提到: 】
: 最近啃VHDL，不明白“可综合的”到底是何含义，
: 照书上所说，用VHDL描述的硬件系统在行为层次上的是难于综合的，
: 必须转化为数据流传输层次的才是可综合的，可是转化为
: RTL形式不就相当于用一些宏单元自己搭配电路吗，时序上的控制还得
: 自己琢磨，这与自己画电原理图有何本质区别呢，
: 我本来以为用VHDL可以很容易实现算法(就跟拿C语言编程一样)，
: 是否只是指在行为层次上是容易实现的，但要可综合则还是需要
: 人工设计的，是这样的吗？？？那还有什么意义呢，
: 不会是这样子的吧，我的理解哪里出了问题？


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