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发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: VHDL综合时的一问题：？
发信站: 哈工大紫丁香 (Mon Nov 29 13:00:50 1999), 转信

发信人: cjr (零金零米), 信区: Circuit
发信站: BBS 水木清华站 (Wed Nov 24 22:47:25 1999)

【在 deadcandance (june) 的大作中提到: 】
:   我用VHDL写了一个小程序，语法检查通过，但在试图综合是出错提示如下：
:   Invalid AD assignment  : it  depend on  non-edge
: 其中AD是定义为INOUT（我用BUFFER也不行）的32位数据地址总线，
: 百思不得其解，请各位大虾指点� 通不过，偶太痛苦了

我是用Verilog HDL的，遇到过这种情况。一般是将输入输出用两组线，
这样进行综合。（用的是Synopsys的Design Compiler) 然后写一个
三态门的PAD的仿真用模块，这样仿真也可以实现了。PAD是电路图设计
产生的，画版图的时候再做进去。

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