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发信人: whynot (父亲那双破草鞋), 信区: cnElectric
标  题: Re: VHDL综合时的一问题：？
发信站: 哈工大紫丁香 (Mon Nov 29 13:01:30 1999), 转信

发信人: nijianping ( nn), 信区: Circuit
发信站: BBS 水木清华站 (Thu Nov 25 08:52:30 1999) WWW-POST

【在 deadcandance (june) 的大作中提到: 】
:   我用VHDL写了一个小程序，语法检查通过，但在试图综合是出错提示如下：
:   Invalid AD assignment  : it  depend on  non-edge
: 其中AD是定义为INOUT（我用BUFFER也不行）的32位数据地址总线，
: 百思不得其解，请各位大虾指点?通不过，偶太痛苦了

VHDL是可以描述inout端口的，注意三态的应用。
还需要注意端口赋值的限制，可以采用内部信号来实现inout。

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☆ 来源:．哈工大紫丁香 bbs.hit.edu.cn．[FROM: notwhy.bbs@bbs.net.t]